JPS61118853A - ストアバツフア装置 - Google Patents
ストアバツフア装置Info
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- JPS61118853A JPS61118853A JP59240120A JP24012084A JPS61118853A JP S61118853 A JPS61118853 A JP S61118853A JP 59240120 A JP59240120 A JP 59240120A JP 24012084 A JP24012084 A JP 24012084A JP S61118853 A JPS61118853 A JP S61118853A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ストアバッファ装置に係り、特にストアスル
ーの制御方式をとるバッファ記憶装置を有する中央処理
装置と、主記憶装置との間に設けられ、中央処理装置か
ら主記憶装置へのストア要求を効率良く処理することの
できるストアバッファ装置に関する。
ーの制御方式をとるバッファ記憶装置を有する中央処理
装置と、主記憶装置との間に設けられ、中央処理装置か
ら主記憶装置へのストア要求を効率良く処理することの
できるストアバッファ装置に関する。
最近の処理すべき情報処理量の増大化に伴って、情報処
理装置に対して、より高速に命令の処理を行うことが要
求されている。
理装置に対して、より高速に命令の処理を行うことが要
求されている。
こうした状況の中で、パイプライン制御をとる情報処理
装置においては、命令のストア要゛求を処理するストア
バッファ装置の処理能力が充分でないと、ストア命令が
頻繁にある場合には、該ストアバ・７フア装置がビジー
状態となり、その結果として命令の処理が一時中断され
ることが屡あり、それが原因となって該情報処理装置全
体の処理能力を低下させることになる。
装置においては、命令のストア要゛求を処理するストア
バッファ装置の処理能力が充分でないと、ストア命令が
頻繁にある場合には、該ストアバ・７フア装置がビジー
状態となり、その結果として命令の処理が一時中断され
ることが屡あり、それが原因となって該情報処理装置全
体の処理能力を低下させることになる。
又、１つの中央処理装置では処理能力が充分でない場合
、２つ以上の中央処理装置を連結してマルチプロセッサ
構成をとる場合が多くなってきている。
、２つ以上の中央処理装置を連結してマルチプロセッサ
構成をとる場合が多くなってきている。
この場合、該連結されている中央処理装置の数が多けれ
ば多い程、各中央処理装置のストアバ・７フア装置から
の主記憶装置に対するストア要求が多くなる為、主記憶
装置側の処理能力の問題から、各中央処理装置のストア
要求がすぐには処理できずに待たされるケースが多くな
る。
ば多い程、各中央処理装置のストアバ・７フア装置から
の主記憶装置に対するストア要求が多くなる為、主記憶
装置側の処理能力の問題から、各中央処理装置のストア
要求がすぐには処理できずに待たされるケースが多くな
る。
従って、該ストアバッファ装置が、より多数のストア要
求をバッファリングできれば、主記憶装置がビジー状態
になっても、ストアバッファ装置は直ぐにはビジーには
ならず、命令の処理を中断しなくて済む場合が多くなる
。
求をバッファリングできれば、主記憶装置がビジー状態
になっても、ストアバッファ装置は直ぐにはビジーには
ならず、命令の処理を中断しなくて済む場合が多くなる
。
こうした事情から、より多数のストア要求をバッファリ
ングできる制御方式が待たれていた。
ングできる制御方式が待たれていた。
従来のストアバッファ装置は、中央処理装置（以下、Ｃ
Ｐ［Ｉと云う）からのストアデータを一時保持するデー
タレジスタと、該データレジスタ内のデータの各バイト
の有効性を示すフラグを設定するバイトマークレジスタ
と、該データレジスタ内のデータのストア先である主記
憶装置のアドレスを示すアドレスレジスタを各々１個宛
有する１組のストアバッファを複数個備えている。
Ｐ［Ｉと云う）からのストアデータを一時保持するデー
タレジスタと、該データレジスタ内のデータの各バイト
の有効性を示すフラグを設定するバイトマークレジスタ
と、該データレジスタ内のデータのストア先である主記
憶装置のアドレスを示すアドレスレジスタを各々１個宛
有する１組のストアバッファを複数個備えている。
第４図は従来方式の本質を明確に示す、上記ストアバッ
ファの内のデータレジスタの部分のみを示したもので、
４゛はアライン回路、１゛は８バイト幅のデータレジス
タである。
ファの内のデータレジスタの部分のみを示したもので、
４゛はアライン回路、１゛は８バイト幅のデータレジス
タである。
このような従来方式においては、該データレジスタ１′
には、該データレジスタの語長境界内のストア要求しか
格納できない。つまり、該データレジスタの語長が８バ
イトであれば、８バイト境界を跨らない８バイト以内の
ストア要求しか格納できないことを意味する。
には、該データレジスタの語長境界内のストア要求しか
格納できない。つまり、該データレジスタの語長が８バ
イトであれば、８バイト境界を跨らない８バイト以内の
ストア要求しか格納できないことを意味する。
従って、ｃｐｕから８バイト境界を跨ぐ８バイト以内の
ストア要求があった場合には、従来方式では、該ストア
要求を８バイト境界を境として、前半と後半の２つの要
求に分割し、２組のストアバッファに格納する必要があ
る。
ストア要求があった場合には、従来方式では、該ストア
要求を８バイト境界を境として、前半と後半の２つの要
求に分割し、２組のストアバッファに格納する必要があ
る。
第５図は、ＣＰＵからの、′このようなストアデータが
、アライン回路４″で整列され、上記８バイト境界を跨
ぐ場合に、データレジスタ１゛に格納された例（斜線で
示す）を示したもので、５ＴＢＯ，５ＴＢＩの２つのデ
ータレジスタ１”を使用することになる。
、アライン回路４″で整列され、上記８バイト境界を跨
ぐ場合に、データレジスタ１゛に格納された例（斜線で
示す）を示したもので、５ＴＢＯ，５ＴＢＩの２つのデ
ータレジスタ１”を使用することになる。
このように、ＣＰＵからのストア要求が２組のストアバ
ッファに格納されると、該ストアバッファは、それぞれ
のストア要求が主記憶装置に送出される迄使用中となる
。
ッファに格納されると、該ストアバッファは、それぞれ
のストア要求が主記憶装置に送出される迄使用中となる
。
従って、上記のような８バイト境界を跨ぐストア要求が
、ＣＰＵから短い時間の間に多数比された場合には、Ｃ
ＰＵからの１つのストア要求について、２組のストアバ
ッファを使用する為、“空き”状態のストアバッファが
直ぐ無くなることが起きやすくなり、その場合には、Ｃ
Ｐｕは後続する命令の処理を中断しなければならないと
云う問題が生じてくる。
、ＣＰＵから短い時間の間に多数比された場合には、Ｃ
ＰＵからの１つのストア要求について、２組のストアバ
ッファを使用する為、“空き”状態のストアバッファが
直ぐ無くなることが起きやすくなり、その場合には、Ｃ
Ｐｕは後続する命令の処理を中断しなければならないと
云う問題が生じてくる。
又、ＣＰＵから連続するアドレスの８バイトストアがあ
った場合にも、該ストアバ・ソファのデータレジスタ１
′が８バイト幅しかなければ、アドレスが連続していて
も、１つの８バイトストア要求は１組のストアバッファ
を必要としてしまうことになる。
った場合にも、該ストアバ・ソファのデータレジスタ１
′が８バイト幅しかなければ、アドレスが連続していて
も、１つの８バイトストア要求は１組のストアバッファ
を必要としてしまうことになる。
従って、このようなストア要求がＣＰｕから短い時間の
間に多数比された場合には、やはり“空き”状態のスト
アバッファが直ぐになくなることが起きやす（なり、こ
の場合にも、ｃｐｕは後続する命令の処理を中断しなけ
ればならないと云う問題が生じてくる。
間に多数比された場合には、やはり“空き”状態のスト
アバッファが直ぐになくなることが起きやす（なり、こ
の場合にも、ｃｐｕは後続する命令の処理を中断しなけ
ればならないと云う問題が生じてくる。
本発明は上記従来の欠点に鑑み、ストアバッファに、例
えば１６バイト幅（一般には、２Ｎバイト幅）のデータ
レジスタを設けるようにして、“空き”のストアバッフ
ァが直ぐなくなると云う問題を解消する方法を提供する
ことを目的とするものである。
えば１６バイト幅（一般には、２Ｎバイト幅）のデータ
レジスタを設けるようにして、“空き”のストアバッフ
ァが直ぐなくなると云う問題を解消する方法を提供する
ことを目的とするものである。
この目的は、中央処理装置と主記憶装置との間に設けら
れているストアバッファ装置であって、例えば１６バイ
ト幅のデータレジスタと、該データレジスタ内のデータ
の各バイトの有効性を示すフラグを設定するバイトマー
クレジスタと、該データレジスタ内のデータのストア先
である主記憶装置のアドレスを示すアドレスレジスタと
を有する１組のストアバッファを複数組備え、各ストア
バッファには、主記憶装置の１６バイト境界内の１６バ
イト幅以下のストア要求を格納できると共に、１つの８
バイト境界を跨ぐ１６バイト幅以下のストア要求を格納
できる手段と、既にある１組のストアバッファにストア
要求が格納されていて、そのストア要求が未だ主記憶装
置に送出されていない状態において、そのストアバッフ
ァのアドレスで示す１６バイトの範囲内に、新たなスト
ア要求があった場合には、そのストアバッファに該新た
なストア要求を併合する手段を備えた本発明のストアバ
７フア装置によって達成される。
れているストアバッファ装置であって、例えば１６バイ
ト幅のデータレジスタと、該データレジスタ内のデータ
の各バイトの有効性を示すフラグを設定するバイトマー
クレジスタと、該データレジスタ内のデータのストア先
である主記憶装置のアドレスを示すアドレスレジスタと
を有する１組のストアバッファを複数組備え、各ストア
バッファには、主記憶装置の１６バイト境界内の１６バ
イト幅以下のストア要求を格納できると共に、１つの８
バイト境界を跨ぐ１６バイト幅以下のストア要求を格納
できる手段と、既にある１組のストアバッファにストア
要求が格納されていて、そのストア要求が未だ主記憶装
置に送出されていない状態において、そのストアバッフ
ァのアドレスで示す１６バイトの範囲内に、新たなスト
ア要求があった場合には、そのストアバッファに該新た
なストア要求を併合する手段を備えた本発明のストアバ
７フア装置によって達成される。
〔作用〕・
即ち、本発明によれば、ストアバッファ装置のデータレ
ジスタを、例えば８＋８＝１６バイト構成とし、ＣＰＵ
からの、前記８バイト境界を跨ぐストア要求を１組のス
トアバッファに格納し、又ＣＰυからのストア要求が、
ある８バイト境界から始まって、１６バイト以内迄の範
囲に含まれるアドレスに対するストア要求が連続して複
数個来た場合には、それらの複数のストア要求を１組の
ストアバッファに併合して格納できるようにしたもので
あるので、ｃｐｕから主記憶装置へのストア要求を効率
良くストアバッファに格納でき、“空き”のストアバッ
ファがないことによる命令の処理の中断を減少させ、当
該情報処理装置全体のスループットを向上させることが
できる効果がある。
ジスタを、例えば８＋８＝１６バイト構成とし、ＣＰＵ
からの、前記８バイト境界を跨ぐストア要求を１組のス
トアバッファに格納し、又ＣＰυからのストア要求が、
ある８バイト境界から始まって、１６バイト以内迄の範
囲に含まれるアドレスに対するストア要求が連続して複
数個来た場合には、それらの複数のストア要求を１組の
ストアバッファに併合して格納できるようにしたもので
あるので、ｃｐｕから主記憶装置へのストア要求を効率
良くストアバッファに格納でき、“空き”のストアバッ
ファがないことによる命令の処理の中断を減少させ、当
該情報処理装置全体のスループットを向上させることが
できる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は第１図での第１の具体例を説明する図であ
り、第３図は第２の具体例を説明す する図
である。
り、第２図は第１図での第１の具体例を説明する図であ
り、第３図は第２の具体例を説明す する図
である。
第１図のストアバッファ装置は、４組のストアバッファ
を備えており、各ストアバッファは１６バイト幅のデー
タレジスタ１と、アドレスレジスタ２と、 １６バイト
分のバイトマークレジスタ３からなっている。
を備えており、各ストアバッファは１６バイト幅のデー
タレジスタ１と、アドレスレジスタ２と、 １６バイト
分のバイトマークレジスタ３からなっている。
これらの４組のストアバッファから、図示されていない
選択回路により１組のストアバッファが選択され、ＣＰ
Ｕから送られてきたストアデータと。
選択回路により１組のストアバッファが選択され、ＣＰ
Ｕから送られてきたストアデータと。
ストアアドレスと１本ストアバッファ装置で生成された
ストアバイトマークが主記憶装置へ送出される。
ストアバイトマークが主記憶装置へ送出される。
° 更に、ＣＰｕから送られて（るストアデータを、上
記データレジスタに格納する為に必要なアラインを行う
アライン回路４．同じ＜ ｃｐｕから送られてくるスト
アアドレスとストアレングスからバイトマークレジスタ
３に設定すべきフラグを生成するバイトマーク生成回路
５．アドレスレジスタ２に格納されているアドレスと、
ＣＰＵから送られてくるストアアドレスと、ストアレン
グスの王者の値から、既にストアバッファに格納されて
いるストア要求と、新たなＣＰｕからのストア要求とを
併合できるかどうかの判定を行う比較回路６より構成さ
れている。
記データレジスタに格納する為に必要なアラインを行う
アライン回路４．同じ＜ ｃｐｕから送られてくるスト
アアドレスとストアレングスからバイトマークレジスタ
３に設定すべきフラグを生成するバイトマーク生成回路
５．アドレスレジスタ２に格納されているアドレスと、
ＣＰＵから送られてくるストアアドレスと、ストアレン
グスの王者の値から、既にストアバッファに格納されて
いるストア要求と、新たなＣＰｕからのストア要求とを
併合できるかどうかの判定を行う比較回路６より構成さ
れている。
このような構成のストアバッファ装置の動作を、先ず、
第２図によって、第１の具体例を説明する。
第２図によって、第１の具体例を説明する。
ＣＰｕよりストアデータとして、■で示される“ＡＡＢ
ＩＩＣＣＤＤＥＥＦＰＯＯＯＯ’Ｇｏが、ストアアドレ
スとして■で示される°１００ＯＯＯＯＣ’［株］が、
ストアレングスとして■で示される ′６゛（社）が送
られてきたものとする。
ＩＩＣＣＤＤＥＥＦＰＯＯＯＯ’Ｇｏが、ストアアドレ
スとして■で示される°１００ＯＯＯＯＣ’［株］が、
ストアレングスとして■で示される ′６゛（社）が送
られてきたものとする。
先ず、ストアデータ■をアライン回路４を用いて、８バ
イト境界にアラインする。この結果、ストアデータのＤ
Ｄ’と°ＨＥ”の間が８バイト境界であるとストアアド
レス■から認識できるので、’ＥＥ’のデータが先頭に
くるようにシフトされ、残りのバイトのデータも、該動
作に会わせてサイクリックにシフトされる。 。
イト境界にアラインする。この結果、ストアデータのＤ
Ｄ’と°ＨＥ”の間が８バイト境界であるとストアアド
レス■から認識できるので、’ＥＥ’のデータが先頭に
くるようにシフトされ、残りのバイトのデータも、該動
作に会わせてサイクリックにシフトされる。 。
該サイクリックシフトされた８バイトデータと、そのコ
ピーである８バイトデータの計１６バイトのデータが■
と■に示されている。
ピーである８バイトデータの計１６バイトのデータが■
と■に示されている。
そＣて、アドレスレングスが“６゛であるので、“ＡＡ
’のバイトから始まる６バイトのデータが、第１図のデ
ータレジスタｌに格納された様子が■。
’のバイトから始まる６バイトのデータが、第１図のデ
ータレジスタｌに格納された様子が■。
■で示されている。図中°φ゛で表されたバイトは、本
来主記憶装置にストアされないバイトであるので、何が
格納されても゛問題はない。
来主記憶装置にストアされないバイトであるので、何が
格納されても゛問題はない。
アドレスレジスタ２には、８バイト境界以下の端数のア
ドレス、即ち下位３ビツトは切り捨てられて格納される
ので、■で示されるように°１００００００８゛（社）
がセットされる。
ドレス、即ち下位３ビツトは切り捨てられて格納される
ので、■で示されるように°１００００００８゛（社）
がセットされる。
更に、バイトマーク生成回路５により、ストアアドレス
■とストアレングス■から有効バイトを示すバイトマー
ク■が生成され、バイトマークレジスタ３にセットされ
る。
■とストアレングス■から有効バイトを示すバイトマー
ク■が生成され、バイトマークレジスタ３にセットされ
る。
該バイトマークレジスタ３の一番左側のビットのフラグ
は、データレジスタｌの一番左側の先頭バイトのデータ
の有効、無効を示しており、そのバイトのアドレスは、
アドレスレジスタ２で示される値のアドレスである。以
下１つ右にバイトがずれる毎に、アドレスが１宛増える
ことになるので、本例においては、データレジスタ１の
左から５番目のバイトデータが、アドレス°１００ＯＯ
ＯＯＣ’（社）のデータであり、そのデータを含めてス
トアレングスの６バイト分が、このストア要求でストア
される部分である。
は、データレジスタｌの一番左側の先頭バイトのデータ
の有効、無効を示しており、そのバイトのアドレスは、
アドレスレジスタ２で示される値のアドレスである。以
下１つ右にバイトがずれる毎に、アドレスが１宛増える
ことになるので、本例においては、データレジスタ１の
左から５番目のバイトデータが、アドレス°１００ＯＯ
ＯＯＣ’（社）のデータであり、そのデータを含めてス
トアレングスの６バイト分が、このストア要求でストア
される部分である。
従って、バイトマークレジスタ３は、そのストアすべき
データレジスタ１のバイトに対応する位置のビットの値
を“１′にすることにより、該ストアすべきバイト位置
を示すことになる。
データレジスタ１のバイトに対応する位置のビットの値
を“１′にすることにより、該ストアすべきバイト位置
を示すことになる。
従来方式においては、この例のストア要求をストアバッ
ファに格納しようとすると、ストアするデータの８バイ
ト境界の前半４バイトと、後半２バイトに分けて、２組
のストアバッファに格納しなければならないが、本発明
によれば、上記のように１組のストアバッファで事足り
る所に本発明のポイントがある。
ファに格納しようとすると、ストアするデータの８バイ
ト境界の前半４バイトと、後半２バイトに分けて、２組
のストアバッファに格納しなければならないが、本発明
によれば、上記のように１組のストアバッファで事足り
る所に本発明のポイントがある。
次に、第３図によって、第２の具体例を説明する。これ
は、第１の具体例のストア要求が１組のストアバッファ
に格納された後、そのストア要求が未だ主記憶装置に送
出されていない状態の時、 ｊＣＰｕからの新
たなストア要求が、上記１組のストアバッファのストア
要求と併合して格納される例である。本図において、第
２図と同じ記号は同じ対象物を示している。
は、第１の具体例のストア要求が１組のストアバッファ
に格納された後、そのストア要求が未だ主記憶装置に送
出されていない状態の時、 ｊＣＰｕからの新
たなストア要求が、上記１組のストアバッファのストア
要求と併合して格納される例である。本図において、第
２図と同じ記号は同じ対象物を示している。
ＣＰＵからのストア要求は、ストアアドレス■とストア
レングス■より、“１０００００１１ ’ ｅｏから“
１０００００１４゛（社）迄のストアであることが分か
るが、既に当該ストアバッファに格納されているストア
要求は、ストアアドレス゛１００００００Ｂ’（社）か
ら“１０００００１７”佃迄のストアを行うことが可能
であることが、アドレスレジスタ２の値■から認識でき
るので、ＣＰＵからのこの新たなストア要求は、比較器
６により併合が可能であると判断され、該ストアバッフ
ァに対して併合するように指示を出す。
レングス■より、“１０００００１１ ’ ｅｏから“
１０００００１４゛（社）迄のストアであることが分か
るが、既に当該ストアバッファに格納されているストア
要求は、ストアアドレス゛１００００００Ｂ’（社）か
ら“１０００００１７”佃迄のストアを行うことが可能
であることが、アドレスレジスタ２の値■から認識でき
るので、ＣＰＵからのこの新たなストア要求は、比較器
６により併合が可能であると判断され、該ストアバッフ
ァに対して併合するように指示を出す。
こうして、データレジスタ１に対して、■で示される４
バイトのデータ゛＾ＡＡＡＢＢＢＢ’ （Ｈ）が格納さ
れ、又バイトマークレジスタ３の内容が、バイトマーク
生成回路５により、新たに格納された４バイトの部分の
フラグを′１゛に書き替えるように制御される。
バイトのデータ゛＾ＡＡＡＢＢＢＢ’ （Ｈ）が格納さ
れ、又バイトマークレジスタ３の内容が、バイトマーク
生成回路５により、新たに格納された４バイトの部分の
フラグを′１゛に書き替えるように制御される。
本例の併合動作は、前に該ストアバッファに格納されて
いるストア要求が“ｌ００００００Ｃ’■から“１００
０００１１’迄の６バイトであるので、上記新たなスト
ア要求は、アドレス゛１０００００１１’において重な
ることになるが、該ストア要求の順序性は守られている
ので問題はない。
いるストア要求が“ｌ００００００Ｃ’■から“１００
０００１１’迄の６バイトであるので、上記新たなスト
ア要求は、アドレス゛１０００００１１’において重な
ることになるが、該ストア要求の順序性は守られている
ので問題はない。
このような併合動作をさせることにより、従来方式であ
れば、新たな“空き”のストアバッファに該ストア要求
を格納させる必要があった所を、主記憶装置への要求の
“待ち”のストアバッファに新たなストア要求を併合さ
せることにより、当該ストアバ・ノファの使用効率を向
上させることができる。
れば、新たな“空き”のストアバッファに該ストア要求
を格納させる必要があった所を、主記憶装置への要求の
“待ち”のストアバッファに新たなストア要求を併合さ
せることにより、当該ストアバ・ノファの使用効率を向
上させることができる。
尚、本実施例においては、例えば１６バイト幅のデータ
レジスタを設けたストアバッファを例にして説明したが
、本発明の主旨から考えて１６バイト幅に限定する必要
はなく、一般には２Ｎバイト幅（但し、Ｎは正の整数）
のデータレジスタで良いことは云う迄もないことである
。
レジスタを設けたストアバッファを例にして説明したが
、本発明の主旨から考えて１６バイト幅に限定する必要
はなく、一般には２Ｎバイト幅（但し、Ｎは正の整数）
のデータレジスタで良いことは云う迄もないことである
。
以上、詳細に説明したように、本発明のストアバッファ
装置は、ストアバッファ装置のデータレジスタを、例え
ば８＋８＝１６バイト構成とし、ＣＰＵからの、前記８
バイト境界を跨ぐストア要求を１組のストアバッファに
格納し、又ＣＰＵからのストア要求が、ある８バイト境
界から始まって、１６バイト以内迄の範囲に含まれるア
ドレスに対するストア要求が連続して複数細末た場合に
は、それらの複数のストア要求を１組のストアバッファ
に併合して格納できるようにしたものであるので、ＣＰ
ｕから主記憶装置へのストア要求を効率良くストアバッ
ファに格納でき、“空き”のストアバッファがないこと
による命令の処理の中断を減少させ、当該情報処理装置
全体のスルーブツトを向上させることができる効果があ
る。
装置は、ストアバッファ装置のデータレジスタを、例え
ば８＋８＝１６バイト構成とし、ＣＰＵからの、前記８
バイト境界を跨ぐストア要求を１組のストアバッファに
格納し、又ＣＰＵからのストア要求が、ある８バイト境
界から始まって、１６バイト以内迄の範囲に含まれるア
ドレスに対するストア要求が連続して複数細末た場合に
は、それらの複数のストア要求を１組のストアバッファ
に併合して格納できるようにしたものであるので、ＣＰ
ｕから主記憶装置へのストア要求を効率良くストアバッ
ファに格納でき、“空き”のストアバッファがないこと
による命令の処理の中断を減少させ、当該情報処理装置
全体のスルーブツトを向上させることができる効果があ
る。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明のストアバッファ装置の動作の具体例の
１つを示す図。 第３図は本発明のストアバッファ装置の動作の具体例の
他の１つを示す図。 第４図は従来方式によるストアバッファ装置の内、デー
タレジスタの構成例を示した図。 第５図は従来方式の問題点を説明する図。 である。 図面において、 １はデータレジスタ。 ２はストアアドレスレジスタ。 ３はバイトマークレジスタ。 ４はアライン回路。 ５はバイトマーク生成回路。 ６は比較器（■）。 ■、■〜■、■は具体例におけるデータ。 をそれぞれ示す。 亭 ４ 囚 ５ＴＹ５０ ．５ＴＢＩ ５ＴＢ２５丁Ｂ３
１つを示す図。 第３図は本発明のストアバッファ装置の動作の具体例の
他の１つを示す図。 第４図は従来方式によるストアバッファ装置の内、デー
タレジスタの構成例を示した図。 第５図は従来方式の問題点を説明する図。 である。 図面において、 １はデータレジスタ。 ２はストアアドレスレジスタ。 ３はバイトマークレジスタ。 ４はアライン回路。 ５はバイトマーク生成回路。 ６は比較器（■）。 ■、■〜■、■は具体例におけるデータ。 をそれぞれ示す。 亭 ４ 囚 ５ＴＹ５０ ．５ＴＢＩ ５ＴＢ２５丁Ｂ３
Claims (1)
- 中央処理装置と主記憶装置との間に設けられているスト
アバッファ装置であって、２Ｎバイト幅但し、Ｎは正の
整数）のデータレジスタと、該データレジスタ内のデー
タの各バイトの有効性を示すフラグを設定するバイトマ
ークレジスタと、該データレジスタ内のデータのストア
先である主記憶装置のアドレスを示すアドレスレジスタ
とを有する１組のストアバッファを複数組備え、各スト
アバッファには、主記憶装置の２Ｎバイト境界内の２Ｎ
バイト幅以下のストア要求を格納できると共に、１つの
Ｎバイト境界に跨る２Ｎバイト幅以下のストア要求を格
納できる手段と、既にある１組のストアバッファにスト
ア要求が格納されていて、そのストア要求が未だ主記憶
装置に送出されていない状態において、そのストアバッ
ファのアドレスで示す２Ｎバイトの範囲内に、新たなス
トア要求があった場合には、そのストアバッファに該新
たなストア要求を併合する手段を備えたことを特徴とす
るストアバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240120A JPS61118853A (ja) | 1984-11-14 | 1984-11-14 | ストアバツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240120A JPS61118853A (ja) | 1984-11-14 | 1984-11-14 | ストアバツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118853A true JPS61118853A (ja) | 1986-06-06 |
Family
ID=17054786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240120A Pending JPS61118853A (ja) | 1984-11-14 | 1984-11-14 | ストアバツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285916A (ja) * | 1986-06-03 | 1987-12-11 | Unitika Ltd | 液晶性ポリエステルの製造方法 |
| US7093074B2 (en) | 2000-01-19 | 2006-08-15 | Fujitsu Limited | Storage control device and storage control method |
| US7853737B2 (en) | 2004-05-20 | 2010-12-14 | Nec Electronics Corporation | Data transfer and alignment device and method for transferring data acquired from memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169269A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1984
- 1984-11-14 JP JP59240120A patent/JPS61118853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169269A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285916A (ja) * | 1986-06-03 | 1987-12-11 | Unitika Ltd | 液晶性ポリエステルの製造方法 |
| US7093074B2 (en) | 2000-01-19 | 2006-08-15 | Fujitsu Limited | Storage control device and storage control method |
| US7853737B2 (en) | 2004-05-20 | 2010-12-14 | Nec Electronics Corporation | Data transfer and alignment device and method for transferring data acquired from memory |
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