JPS5936836A - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JPS5936836A JPS5936836A JP14796482A JP14796482A JPS5936836A JP S5936836 A JPS5936836 A JP S5936836A JP 14796482 A JP14796482 A JP 14796482A JP 14796482 A JP14796482 A JP 14796482A JP S5936836 A JPS5936836 A JP S5936836A
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- JP
- Japan
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- interrupt
- input
- response vector
- interruption
- processing unit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は計算機システムにおける割込み要求発生時に、
割込み処理プログラムへ分岐する際の割込み制御装置に
関するものである。
割込み処理プログラムへ分岐する際の割込み制御装置に
関するものである。
従来例の構成とその問題点
近年マイクロコンピュータの発達に伴って手軽に計算機
システムが導入できるようになジ、その処理内容も複雑
化してきている。一台の計算機に多数の入出力装置を接
続した場合、それらとのデータ交換には割込み機能を活
用して、計算機の遊び時間を少なくするという意味で、
効率良い入出力動作を実現している。
システムが導入できるようになジ、その処理内容も複雑
化してきている。一台の計算機に多数の入出力装置を接
続した場合、それらとのデータ交換には割込み機能を活
用して、計算機の遊び時間を少なくするという意味で、
効率良い入出力動作を実現している。
第１図に従来例１を示す。演算処理装置（１）に対して
入出力装置シυシ２〜（２ｎ）があシ、該入出カ装置６
！Ｉ）（イ）〜（２ｎ）からの割込み要求線（３）は母
線化し演算処理装置（１）に入力する。また入出力装置
６２＋１ ｅ２り〜（２ｎ）には、それらに対する割込
み処理プログラムの開始番地の値を持った割込み応答ベ
クトル発生レジスタＯＩ謁〜（８ｎ）を有する。入出力
装置（２１）が割込み要求線（３）を介して割込み要求
が発生したことを演算処理装置（１）に伝えると、演舞
処理装置（１）は割込み要求を受けた時に、割込み処理
プログラムへの分岐アドレスを得るために、割込み応答
ベクトル要求線（４）に割込み応答ベクトル要求信号を
入出力装置６！１）（イ）〜（２ｎ）に出力する。この
割込み応答ベクトル要求信号に同期して、割込み要求を
出した入出力装ＰＩ、（２ｉ）は、割込み応答ベクトル
発生レジスタ（８１）の内容を母線（５）に出力し、こ
れによって演算処理装置（１）は分岐先アドレスを知り
、入出力装置（２ｉ）に応じた割込み処理を行なうこと
ができる。（６）は主記憶である。この際、入出力装置
シ１）９乃〜（２ｎ）のうちの複数のものが同時に割込
み要求な出していた場合に、そのいずれもが同時に割込
み応答ベクトルを出力しないように何らかの優先順位を
つける必要がある。
入出力装置シυシ２〜（２ｎ）があシ、該入出カ装置６
！Ｉ）（イ）〜（２ｎ）からの割込み要求線（３）は母
線化し演算処理装置（１）に入力する。また入出力装置
６２＋１ ｅ２り〜（２ｎ）には、それらに対する割込
み処理プログラムの開始番地の値を持った割込み応答ベ
クトル発生レジスタＯＩ謁〜（８ｎ）を有する。入出力
装置（２１）が割込み要求線（３）を介して割込み要求
が発生したことを演算処理装置（１）に伝えると、演舞
処理装置（１）は割込み要求を受けた時に、割込み処理
プログラムへの分岐アドレスを得るために、割込み応答
ベクトル要求線（４）に割込み応答ベクトル要求信号を
入出力装置６！１）（イ）〜（２ｎ）に出力する。この
割込み応答ベクトル要求信号に同期して、割込み要求を
出した入出力装ＰＩ、（２ｉ）は、割込み応答ベクトル
発生レジスタ（８１）の内容を母線（５）に出力し、こ
れによって演算処理装置（１）は分岐先アドレスを知り
、入出力装置（２ｉ）に応じた割込み処理を行なうこと
ができる。（６）は主記憶である。この際、入出力装置
シ１）９乃〜（２ｎ）のうちの複数のものが同時に割込
み要求な出していた場合に、そのいずれもが同時に割込
み応答ベクトルを出力しないように何らかの優先順位を
つける必要がある。
優先順位付けの例として第２図にディジーチェーン結合
を示す、入出力装置ｆ４１１１４２〜（４ｎ）にはそれ
ぞれに、ディジーチェーン結合のための割込み許可入力
端子としてＤｌｌｌｌ（財）〜（５ｎ） 、割込み許可
出力端子としてＤＯＩＩ）國〜（６ｎ）、並びに割込み
要求出力端子としてＩ ＮＴ ｆ７１１ ＣＩ２〜（７
＋ｊ）：を持つ。いま、入出力装置（４７） Ｋ ライ
て説明する。ＤＩ （５ｉ）はＤＱ（６ｉ−１）に結合
され、同様にＤＯ（６ｉ）はＤＩ（５ｉ＋１）に結合さ
れる。入出力装＠ （４ｉ）が割込み要求をＩＮＴ（７
ｉ）に出ぜるのけ１月（６１）が許可状態の間のみであ
り、入出力装置（４１）が割込み要求を出している間お
よびＤＩ（５ｉ）が禁止状態の間はＤｏ （６ｉ） に
禁止信号を出力し、入出力装置（４１）が割込み要求信
号を割込み要求出力端子ＩＮＴ（７ｉ）に出しておシ、
しかもＤＩ（５１）が許可状態の時のみ割込み応答ベク
トル要求線０均の割込み応答ベクトル要求信号に同期し
て割込み応答ベクトル発生レジスタ（９１）の内容を母
線Ｑηに出力するように構成する。この構成をすべての
入出力装置（４ｉ）（１≦ｉ≦ｎ）に適用し、ＤＩ１６
１１のみ常に許可状態になるようにしておく。これによ
シ、入出力装置０υ（４カ〜（４ｎ）の順に優先度が低
くなるように構成でき競合を防止できる。
を示す、入出力装置ｆ４１１１４２〜（４ｎ）にはそれ
ぞれに、ディジーチェーン結合のための割込み許可入力
端子としてＤｌｌｌｌ（財）〜（５ｎ） 、割込み許可
出力端子としてＤＯＩＩ）國〜（６ｎ）、並びに割込み
要求出力端子としてＩ ＮＴ ｆ７１１ ＣＩ２〜（７
＋ｊ）：を持つ。いま、入出力装置（４７） Ｋ ライ
て説明する。ＤＩ （５ｉ）はＤＱ（６ｉ−１）に結合
され、同様にＤＯ（６ｉ）はＤＩ（５ｉ＋１）に結合さ
れる。入出力装＠ （４ｉ）が割込み要求をＩＮＴ（７
ｉ）に出ぜるのけ１月（６１）が許可状態の間のみであ
り、入出力装置（４１）が割込み要求を出している間お
よびＤＩ（５ｉ）が禁止状態の間はＤｏ （６ｉ） に
禁止信号を出力し、入出力装置（４１）が割込み要求信
号を割込み要求出力端子ＩＮＴ（７ｉ）に出しておシ、
しかもＤＩ（５１）が許可状態の時のみ割込み応答ベク
トル要求線０均の割込み応答ベクトル要求信号に同期し
て割込み応答ベクトル発生レジスタ（９１）の内容を母
線Ｑηに出力するように構成する。この構成をすべての
入出力装置（４ｉ）（１≦ｉ≦ｎ）に適用し、ＤＩ１６
１１のみ常に許可状態になるようにしておく。これによ
シ、入出力装置０υ（４カ〜（４ｎ）の順に優先度が低
くなるように構成でき競合を防止できる。
この第１図に示す従来例の方式には、割込み応答ベクト
ル要求信号という特殊な機能を持った信号線（４）を定
義構成する必要がある。
ル要求信号という特殊な機能を持った信号線（４）を定
義構成する必要がある。
次に、従来例２を第８図に示す。演算処理装置０１に対
して入出力装置（８１１（財）〜（８ｎ）があり入出力
装置（８ｔｎｔａ〜（８ｎ）からの割込み要求線Ｏυは
母線化し演算処理装置０１に入力する。入出力装置（８
１）が割込み要求線θ幻を介して割込み要求を発生した
ことをた番地０３の内容を参照しその値の示すアドレス
に分岐することによって割込み処理を行なう。−木の割
込み要求線ａυに対する分岐先は固定であシ、そこに記
述されたプログラム内でポーリングによるフラグチェッ
クを行ない割込み要求を出した入出力装置（８１）に応
じた処理を行なう。入出力装置（８１１Ｍ〜（８ｎ）の
うちの複数のものが割込み要求を出してもノブログラム
内で記述されている順に逐次処理されるので従来例１の
ような競合は生じない。
して入出力装置（８１１（財）〜（８ｎ）があり入出力
装置（８ｔｎｔａ〜（８ｎ）からの割込み要求線Ｏυは
母線化し演算処理装置０１に入力する。入出力装置（８
１）が割込み要求線θ幻を介して割込み要求を発生した
ことをた番地０３の内容を参照しその値の示すアドレス
に分岐することによって割込み処理を行なう。−木の割
込み要求線ａυに対する分岐先は固定であシ、そこに記
述されたプログラム内でポーリングによるフラグチェッ
クを行ない割込み要求を出した入出力装置（８１）に応
じた処理を行なう。入出力装置（８１１Ｍ〜（８ｎ）の
うちの複数のものが割込み要求を出してもノブログラム
内で記述されている順に逐次処理されるので従来例１の
ような競合は生じない。
この方式には割込み要因の解析をソフトウェアで行なっ
ているので、割込み要求を出してから実際に処理を受け
るまでのオーバーヘッドが大きいという欠点がある。
ているので、割込み要求を出してから実際に処理を受け
るまでのオーバーヘッドが大きいという欠点がある。
発明の目的
本発明は従来のかかる欠点を改善するもので、従来例２
に示したような、割込み応答時に予め定められた番地の
内容を参照してその値の示すアドレスに分岐する演算処
理装置に、従来例ＩＫ示したような、ディジーチェーン
方式を結合し、割込み処理プログラムへの分岐のオーバ
ーヘッドを軽減することを目的とするものである。
に示したような、割込み応答時に予め定められた番地の
内容を参照してその値の示すアドレスに分岐する演算処
理装置に、従来例ＩＫ示したような、ディジーチェーン
方式を結合し、割込み処理プログラムへの分岐のオーバ
ーヘッドを軽減することを目的とするものである。
発明の構成
上記目的を達成するために、本発明は、演算処理装置お
よび入出力装置から成シ、前記入出力装置からの割込み
要求が発生した時にその応答として前記演算処理装置が
前記割込み要求発生時点に実行中の処理を中断し、割込
み処理プログラムヘ分岐する際に、その時点でのプログ
ラムカウンタを退避し、予め定められた割込み応答時分
岐先アト１／ス格納番地の内容を読み込み前記プログラ
ムカウンタにその値を格納することによって分岐する計
算機システムにおいて、前記入出力装置ごとに対応する
割込み応答ベクトル発生レジスタ群を有し、前記割込み
応答時分岐先アドレス格納番地を前記演算処理装置がア
クセスした時に、その動作を検出し前記入出力装置に前
記演算処理装置が前記割込み応答時分岐先アドレス格納
番地？アクセスしていることを通知する応答信号を生成
出力するとともに、前記応答信号に同期して割込み要求
を出した入出力装置に対応する前記割込み応答ベクトル
発生レジスタの内容を母線に出力する動作をする制闘部
を有する構成にしたものである。
よび入出力装置から成シ、前記入出力装置からの割込み
要求が発生した時にその応答として前記演算処理装置が
前記割込み要求発生時点に実行中の処理を中断し、割込
み処理プログラムヘ分岐する際に、その時点でのプログ
ラムカウンタを退避し、予め定められた割込み応答時分
岐先アト１／ス格納番地の内容を読み込み前記プログラ
ムカウンタにその値を格納することによって分岐する計
算機システムにおいて、前記入出力装置ごとに対応する
割込み応答ベクトル発生レジスタ群を有し、前記割込み
応答時分岐先アドレス格納番地を前記演算処理装置がア
クセスした時に、その動作を検出し前記入出力装置に前
記演算処理装置が前記割込み応答時分岐先アドレス格納
番地？アクセスしていることを通知する応答信号を生成
出力するとともに、前記応答信号に同期して割込み要求
を出した入出力装置に対応する前記割込み応答ベクトル
発生レジスタの内容を母線に出力する動作をする制闘部
を有する構成にしたものである。
実施例の説明
以下本発明の一実施例を図面に基づいて説明する。第４
図において、演算処理袋＠（１０１）、主記憶（１０２
） 、入出力装置（２０１） （２０２） 〜（２Ｏｎ
） 、割込み要求＠ （１０８） 、母線（１０４）
、入出力装置内に設けられた割込み応答ベクトル発生レ
ジスタ（８０１）（８０２）〜（８０ｎ） 、および演
算処理装置が割込み応答時にアクセスする番地のアドレ
スデコードを行ない、割込み応答ベクトル発生レジスタ
（８０１）（８０２） 〜（８０ｎ）の値を母線（１０
４）に出力することを要求する信号を割込み応答ベクト
ル出力要求線に対応する割込み処理プログラム（４０１
） （４０２）〜（４０ｎ）が格納されている。演算処
理装置（１０１）が入出力装置（２０１） （２０２）
〜（２０１１）からの割込み要求に応答できるように割
込み応答ベクトル発生レジスタ（８０１） （８０２）
Ａ−（８０ｎ）には予めハードウェアもしくはソフト
ウェアの手段により、割込み処理プログラム（４０１）
（４０２） 〜（４０ｎ）の開始番地（５０１） （
５０２）〜（５０ｎ ）をそれぞれ対応づけて設定して
おく。また、入出力装置（２０１） （２０２） 〜（
２Ｏｎ）は従来例１で述べたようにディジーチェーン結
合の構成をとる。
図において、演算処理袋＠（１０１）、主記憶（１０２
） 、入出力装置（２０１） （２０２） 〜（２Ｏｎ
） 、割込み要求＠ （１０８） 、母線（１０４）
、入出力装置内に設けられた割込み応答ベクトル発生レ
ジスタ（８０１）（８０２）〜（８０ｎ） 、および演
算処理装置が割込み応答時にアクセスする番地のアドレ
スデコードを行ない、割込み応答ベクトル発生レジスタ
（８０１）（８０２） 〜（８０ｎ）の値を母線（１０
４）に出力することを要求する信号を割込み応答ベクト
ル出力要求線に対応する割込み処理プログラム（４０１
） （４０２）〜（４０ｎ）が格納されている。演算処
理装置（１０１）が入出力装置（２０１） （２０２）
〜（２０１１）からの割込み要求に応答できるように割
込み応答ベクトル発生レジスタ（８０１） （８０２）
Ａ−（８０ｎ）には予めハードウェアもしくはソフト
ウェアの手段により、割込み処理プログラム（４０１）
（４０２） 〜（４０ｎ）の開始番地（５０１） （
５０２）〜（５０ｎ ）をそれぞれ対応づけて設定して
おく。また、入出力装置（２０１） （２０２） 〜（
２Ｏｎ）は従来例１で述べたようにディジーチェーン結
合の構成をとる。
入出力装置ｆ （２０ｓ ） ｙｊ” Ｈ込ミ要）Ｒ線
（１０Ｂ） ？ 介して演算処理袋＠ （ｉｏｉ）に割
込み要求を出したとする。＄算処理装置（１０１）はそ
の応答として、予め定められた割込み応答ベクトル格納
番地（例えば主記憶空間の（）番地）をアクセスし、そ
の値をプログラムカウンタに格納することにより割込み
処理プログラムと分岐する動作をする。この割込み応答
ベクトル格納番地アクセス時には、割込み制（財）部（
１０６）が割込み応答ベクトルアドレス格納番地を演算
処理装置（１０１）がアクセスしていることな通知する
アドレスデコード信号を割込み応答ベクトル出力要求線
（１０５）に出力し、割込み応答ベクトル発生レジスタ
（８０ｉ）以外の装置からの母線（１０４）へのデータ
出力を禁止するとともに入出力装置（２０ｉ）に出力要
求線（１０５）を通してこのアドレスデコード信号を与
える０割込み要求な出している入出力装置（２θｉ）は
割込み応答ベクトル出力要求線（１０５）の信号が能動
状態である間の演算処理装置（１０１）のデータ読み込
み°リーイクルに同期して、割込み応答ベクトル発生レ
ジスタ（８０ｉ）の値な母線（１０４）に出力する。こ
れＫよシ、演算処理装置（ｔｏｉ）は割込み応答ベクト
ル格納番地（今の場合は主記憶空間のθ番地）アクセス
時に、実際には主記憶空間の０番地の内容をプログラム
カウンタに格納するのではなく、割込み応答ベクトル発
生レジスタ（８０ｉ）の値をプログラムカウンタに格納
するととができ、すみやかに割込み処理プログラム（４
０ｉ）を実行することができる。入出力装置（２０１）
（２０２）ダ２０ｎ）のうちの複数のものが同時に割
込み要求を出した場合にはＡｔｌ述のディジーチェーン
結合によシバ−ドウエア的に優先順位が定められる。
（１０Ｂ） ？ 介して演算処理袋＠ （ｉｏｉ）に割
込み要求を出したとする。＄算処理装置（１０１）はそ
の応答として、予め定められた割込み応答ベクトル格納
番地（例えば主記憶空間の（）番地）をアクセスし、そ
の値をプログラムカウンタに格納することにより割込み
処理プログラムと分岐する動作をする。この割込み応答
ベクトル格納番地アクセス時には、割込み制（財）部（
１０６）が割込み応答ベクトルアドレス格納番地を演算
処理装置（１０１）がアクセスしていることな通知する
アドレスデコード信号を割込み応答ベクトル出力要求線
（１０５）に出力し、割込み応答ベクトル発生レジスタ
（８０ｉ）以外の装置からの母線（１０４）へのデータ
出力を禁止するとともに入出力装置（２０ｉ）に出力要
求線（１０５）を通してこのアドレスデコード信号を与
える０割込み要求な出している入出力装置（２θｉ）は
割込み応答ベクトル出力要求線（１０５）の信号が能動
状態である間の演算処理装置（１０１）のデータ読み込
み°リーイクルに同期して、割込み応答ベクトル発生レ
ジスタ（８０ｉ）の値な母線（１０４）に出力する。こ
れＫよシ、演算処理装置（ｔｏｉ）は割込み応答ベクト
ル格納番地（今の場合は主記憶空間のθ番地）アクセス
時に、実際には主記憶空間の０番地の内容をプログラム
カウンタに格納するのではなく、割込み応答ベクトル発
生レジスタ（８０ｉ）の値をプログラムカウンタに格納
するととができ、すみやかに割込み処理プログラム（４
０ｉ）を実行することができる。入出力装置（２０１）
（２０２）ダ２０ｎ）のうちの複数のものが同時に割
込み要求を出した場合にはＡｔｌ述のディジーチェーン
結合によシバ−ドウエア的に優先順位が定められる。
ここでは簡単のために割込み応答ベクトル格納番地な主
記憶空間の０番地とし、入出力袋＠（２０１）（２０２
）〜（２Ｏｎ）のハードウェア的優先順位のつけ方とし
てディジーチェーン結合の一例を挙げた。
記憶空間の０番地とし、入出力袋＠（２０１）（２０２
）〜（２Ｏｎ）のハードウェア的優先順位のつけ方とし
てディジーチェーン結合の一例を挙げた。
また、割込み応答ベクトル発生レジスタ（８０１） （
８０２）〜（８０ｎ）が入出力袋＠ （２０１） （２
０２）〜（２０ｎ）内に含まれるように説明したが割込
み応答ベクトル発生レジスタ（８ｏ１） （８０２）
〜（８０ｎ）を入出力装置（２０１）（２０２）〜（２
Ｏｎ）から分離する構成もとシ得る。
８０２）〜（８０ｎ）が入出力袋＠ （２０１） （２
０２）〜（２０ｎ）内に含まれるように説明したが割込
み応答ベクトル発生レジスタ（８ｏ１） （８０２）
〜（８０ｎ）を入出力装置（２０１）（２０２）〜（２
Ｏｎ）から分離する構成もとシ得る。
発明の詳細
な説明したように本発明の割込み制（財）装置は、既存
の、固定番地に格納された割込応答ベクトルアクセスに
よる割込み分岐を行なう演算処理装置を使用する際も少
ない変更で適用でき、母線化された割込み要求線を介し
て割込み要求を出した入出力装置に対して、いずれの入
出力装置からの要求であるかのプログラムによる判定を
不要とし、即座に該当処理プログラムに分岐し、処理を
行なえるところに特徴がある。
の、固定番地に格納された割込応答ベクトルアクセスに
よる割込み分岐を行なう演算処理装置を使用する際も少
ない変更で適用でき、母線化された割込み要求線を介し
て割込み要求を出した入出力装置に対して、いずれの入
出力装置からの要求であるかのプログラムによる判定を
不要とし、即座に該当処理プログラムに分岐し、処理を
行なえるところに特徴がある。
第１図および第２図は従来の割込み制御の一例を示すブ
ロック図、第８図は従来の割込み制御の他の例を示すブ
ロック図、第４図は本発明による割込み制御装置の一例
を示すブロック図である。 （１０１）・・・演算処理装置、（１０２）・・・主記
憶、（１０３）・・・割込み要求線、（１０４）・・・
刃線、（１０５）・・・割込み応答ベクトル出力要求線
、（１０６）・・・割込み制御部、（２０１） （２０
２）〜（２Ｏｎ） ・入出力装置、（８０１）（８０
２）〜（８０ｎ）・・・割込み応答ベクトル発生レジス
タ、（４０１） （４０２）〜（４Ｏｎ）・・・割込み
処理プログラム、（５０１） （５０２）〜（５０ｒ＋
）・・・割込み処理プログラム開始番地 代理人 森本義弘 第１図 第２図
ロック図、第８図は従来の割込み制御の他の例を示すブ
ロック図、第４図は本発明による割込み制御装置の一例
を示すブロック図である。 （１０１）・・・演算処理装置、（１０２）・・・主記
憶、（１０３）・・・割込み要求線、（１０４）・・・
刃線、（１０５）・・・割込み応答ベクトル出力要求線
、（１０６）・・・割込み制御部、（２０１） （２０
２）〜（２Ｏｎ） ・入出力装置、（８０１）（８０
２）〜（８０ｎ）・・・割込み応答ベクトル発生レジス
タ、（４０１） （４０２）〜（４Ｏｎ）・・・割込み
処理プログラム、（５０１） （５０２）〜（５０ｒ＋
）・・・割込み処理プログラム開始番地 代理人 森本義弘 第１図 第２図
Claims (1)
- １、 演算処理装置および入出力装置から成シ、前記入
出力装置からの割込み要求が発生した時にその応答とし
て前記演算処理装置が前記割込み要求発生時点に実行中
の処理を中断し、割込み処理プログラムへ分岐する際に
、その時点でのプログラムカウンタを退避し、予め定め
られた割込み応答時分岐先アドレス格納番地の内容を読
み込み前記プログラムカウンタにその値を格納すること
によって分岐する計算機システムにおいて、前記入出力
装置ごとに対応する割込み応答ベクトル発生レジスタ群
を有し、前記割込み応答時分岐先アドレス格納番地を前
記演算処理装置がアクセスした時に、その動作を検出し
前記入出力装置に前記演算処理装置が前記割込み応答時
分岐先アドレス格納番地をアクセスしていることを通知
する応答信号を生成出力するとともに１前記応答信号に
同期して割込み要求を出した入出力装置に対応する前記
割込み応答ベクトル発生レジスタの内容を母線に出力す
る動作をする制御部を有することを特徴とする割込み制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14796482A JPS5936836A (ja) | 1982-08-25 | 1982-08-25 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14796482A JPS5936836A (ja) | 1982-08-25 | 1982-08-25 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936836A true JPS5936836A (ja) | 1984-02-29 |
Family
ID=15442067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14796482A Pending JPS5936836A (ja) | 1982-08-25 | 1982-08-25 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04316148A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 割込回路 |
| KR100299141B1 (ko) * | 1998-10-22 | 2001-09-06 | 윤종용 | 전송장비의 인터럽트 처리장치_ |
-
1982
- 1982-08-25 JP JP14796482A patent/JPS5936836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04316148A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 割込回路 |
| KR100299141B1 (ko) * | 1998-10-22 | 2001-09-06 | 윤종용 | 전송장비의 인터럽트 처리장치_ |
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