JPS628243A - キヤツシユ・メモリ - Google Patents
キヤツシユ・メモリInfo
- Publication number
- JPS628243A JPS628243A JP60147530A JP14753085A JPS628243A JP S628243 A JPS628243 A JP S628243A JP 60147530 A JP60147530 A JP 60147530A JP 14753085 A JP14753085 A JP 14753085A JP S628243 A JPS628243 A JP S628243A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cache memory
- processor
- fetch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プロセッサの高速化、高機能化を実現するキ
ャッシュ・メモリに関するものである。
ャッシュ・メモリに関するものである。
従来の技術
従来のキャッシュ・メモリとしては、例えば森下 巖著
「マイクロコンピュータのハードウェア」。
「マイクロコンピュータのハードウェア」。
岩波書店Ｐ１４２に示されている〇
第４図はこの従来のキャッシュ・メモリの構成図を示す
、１３は、キャッシュ・メモリ、１４はアドレスタグφ
フィールド、１６は命令フィールド、１６は命令用アド
レスバス、１７は命令用データバスを示す。キャッシュ
・メモリ１３は、複数のエントリを持ち、各エントリは
、アドレスタグ・フィールド１４と、命令フィールド１
５の組から構成されている。命令用アドレス・バス１６
は、各エントリのアドレスタグ・フィールド１４に接続
され、一致したエントリが存在した場合、対応する命令
フィールド１６の内容が命令用データ・バス１７に出力
される。一致したエントリが存在しない場合は、命令の
７エツチが行なわれ、フェッチされた命令は、アドレス
と組にして、特 ：別なアルゴリズムで選択さ
れたエントリに蓄積される。
、１３は、キャッシュ・メモリ、１４はアドレスタグφ
フィールド、１６は命令フィールド、１６は命令用アド
レスバス、１７は命令用データバスを示す。キャッシュ
・メモリ１３は、複数のエントリを持ち、各エントリは
、アドレスタグ・フィールド１４と、命令フィールド１
５の組から構成されている。命令用アドレス・バス１６
は、各エントリのアドレスタグ・フィールド１４に接続
され、一致したエントリが存在した場合、対応する命令
フィールド１６の内容が命令用データ・バス１７に出力
される。一致したエントリが存在しない場合は、命令の
７エツチが行なわれ、フェッチされた命令は、アドレス
と組にして、特 ：別なアルゴリズムで選択さ
れたエントリに蓄積される。
第６図は、従来のキャッシュ・メモリ１３を用いたプロ
セッサの構成図である。１８は命令フェッチ部、１９は
命令実行部、２０はデータ入出力部、２１はバス制御部
、２２はシステム・バスを示す。命令７工ツチ部１８は
、キャッシュ・メモリ１３に、目的の命令が存在するか
否かを調べ、存在する場合は、キャッシュ・メモリ１３
から、目的の命令をフェッチし、存在しない場合は、バ
ス制御部２１に命令のフェッチを要求する。命令フェッ
チ部１８によりフェッチされた命令は、命令実行部１９
に供給される。命令実行時必要となるデータは、データ
入出力部２ｏを介して、ノくス制御部２１に、データの
入出力を要求する。ノくス制御部２１は、データ入出力
要求と、命令フェッチ要求の調停を行なａシステム・バ
ス２２を介して命令、データの転送を行なうＱ 以上のように構成された従来のキャッシュ・メモリを用
いたプロセッサでは、目的の命令がキャッシュ・メモリ
１３上に存在すれば、データの入出力と並行して、命令
のフェッチが実行され、高速化が可能である。しかしな
がらキャッシュ・メモリ１３上に目的の命令列が存在す
るのは、一度その命令列が実行され、なおかつ、その命
令列が他の命令に置き換えられていない場合にかぎられ
、たとえば、くり返しその命令列を実行する２度目のル
ープ以後といった特別の場合以外、前記効果を期待する
のは困難である。このため、記憶保護や、タスクスイッ
チといった標準的手続きが要求され、メモリとのデータ
転送の比較的多い機能の実現は、特殊命令の追加により
対応している。この場合は、命令フェッチ回数の減少に
より、データ転送の速度低下を引き起こさない反面、特
殊命令の追加によシ、プロセッサの制御回路の増大をま
ねき、このため、プロセッサ自体の速度低下を引き起こ
す。
セッサの構成図である。１８は命令フェッチ部、１９は
命令実行部、２０はデータ入出力部、２１はバス制御部
、２２はシステム・バスを示す。命令７工ツチ部１８は
、キャッシュ・メモリ１３に、目的の命令が存在するか
否かを調べ、存在する場合は、キャッシュ・メモリ１３
から、目的の命令をフェッチし、存在しない場合は、バ
ス制御部２１に命令のフェッチを要求する。命令フェッ
チ部１８によりフェッチされた命令は、命令実行部１９
に供給される。命令実行時必要となるデータは、データ
入出力部２ｏを介して、ノくス制御部２１に、データの
入出力を要求する。ノくス制御部２１は、データ入出力
要求と、命令フェッチ要求の調停を行なａシステム・バ
ス２２を介して命令、データの転送を行なうＱ 以上のように構成された従来のキャッシュ・メモリを用
いたプロセッサでは、目的の命令がキャッシュ・メモリ
１３上に存在すれば、データの入出力と並行して、命令
のフェッチが実行され、高速化が可能である。しかしな
がらキャッシュ・メモリ１３上に目的の命令列が存在す
るのは、一度その命令列が実行され、なおかつ、その命
令列が他の命令に置き換えられていない場合にかぎられ
、たとえば、くり返しその命令列を実行する２度目のル
ープ以後といった特別の場合以外、前記効果を期待する
のは困難である。このため、記憶保護や、タスクスイッ
チといった標準的手続きが要求され、メモリとのデータ
転送の比較的多い機能の実現は、特殊命令の追加により
対応している。この場合は、命令フェッチ回数の減少に
より、データ転送の速度低下を引き起こさない反面、特
殊命令の追加によシ、プロセッサの制御回路の増大をま
ねき、このため、プロセッサ自体の速度低下を引き起こ
す。
発明が解決しようとする問題点
しかしながら、上記のような構成では、手続きの標準化
と、実行速度の向上と、プロセッサ速度の低下につなが
るノ・−ドウエアの増加の抑制とを、同時に満足するこ
とができないという問題点を有していた。
と、実行速度の向上と、プロセッサ速度の低下につなが
るノ・−ドウエアの増加の抑制とを、同時に満足するこ
とができないという問題点を有していた。
本発明はかかる点に鑑み、手続きの標準化と、実行速度
の向上と、プロセッサ速度の低下につながるハードウェ
アの増加の抑制とを、同時に満足するプロセッサを実現
するためのキャッシュ・メモリを提供することを目的と
するＱ 問題点を解決するだめの手段 本発明は、必要な命令の読み出しを行なう命令フェッチ
部と、データの読み出し、書き込みと命令の読み出しの
制御を行なうバス制御部との間に接続され、一部がＲＯ
Ｍにより構成されたキャッシュ・メモリである。
の向上と、プロセッサ速度の低下につながるハードウェ
アの増加の抑制とを、同時に満足するプロセッサを実現
するためのキャッシュ・メモリを提供することを目的と
するＱ 問題点を解決するだめの手段 本発明は、必要な命令の読み出しを行なう命令フェッチ
部と、データの読み出し、書き込みと命令の読み出しの
制御を行なうバス制御部との間に接続され、一部がＲＯ
Ｍにより構成されたキャッシュ・メモリである。
作 用
本発明は前記した構成によシ、命令がキャッシュ・メモ
リ上に存在した場合、データへのアクセスと、命令へΦ
アクセスを並行して行なうことが可能となシ、同時に特
定の手続きをＲＯＭ化してキャッシュ・メモリ上に配置
することにより、目的の手続きの標準化、および高速化
が可能となる。
リ上に存在した場合、データへのアクセスと、命令へΦ
アクセスを並行して行なうことが可能となシ、同時に特
定の手続きをＲＯＭ化してキャッシュ・メモリ上に配置
することにより、目的の手続きの標準化、および高速化
が可能となる。
このため、標準化、高速化のだめの特殊命令の追加が必
要でなくなり、プロセッサ速度の低下につながるハード
ウェアの増加の抑制も同時に実現可能となる。
要でなくなり、プロセッサ速度の低下につながるハード
ウェアの増加の抑制も同時に実現可能となる。
実施例
第１図は本発明の一実施例におけるキャッシュ・メモリ
を使用したプロセッサの構成図である。
を使用したプロセッサの構成図である。
第１図において、１はキャッシュ・メモリ、２は命令フ
ェッチ部、３は命令実行部、４はデータ入出力部、６は
バス制御部、６はシステム・バスを示す。命令フェッチ
部２は、キャッシュ・メモリ１に、目的の命令が存在す
るか否かを調べ、存在する場合は、キャッシュ・メモリ
１から目的の命令をフェッチし、存在しない場合は、バ
ス制御部５に命令のフェッチを要求する。命令フェッチ
部２によりフェッチされた命令は、命令実行部３に供給
される。命令実行時必要となるデータは、データ入出力
部４を介して、バス制御部６に、データの入出力を要求
する。バス制御部６は、データ入出力要求と、命令フェ
ッチ要求の調停を行ないシステム・バス６を介して命令
、データの転送を行なう。
ェッチ部、３は命令実行部、４はデータ入出力部、６は
バス制御部、６はシステム・バスを示す。命令フェッチ
部２は、キャッシュ・メモリ１に、目的の命令が存在す
るか否かを調べ、存在する場合は、キャッシュ・メモリ
１から目的の命令をフェッチし、存在しない場合は、バ
ス制御部５に命令のフェッチを要求する。命令フェッチ
部２によりフェッチされた命令は、命令実行部３に供給
される。命令実行時必要となるデータは、データ入出力
部４を介して、バス制御部６に、データの入出力を要求
する。バス制御部６は、データ入出力要求と、命令フェ
ッチ要求の調停を行ないシステム・バス６を介して命令
、データの転送を行なう。
第２図には、キャッシュ・メモリ１の構成図を示す。キ
ャッシュ・メモリ１は、複数のエントリを持ち、各エン
トリは、アドレスタグ・フィールド７と、命令フィール
ド８の組から構成されている。命令フェッチ部２とは、
命令用アドレス・バス１１と、命令用データ・バス１２
により接続されている。命令用アドレス・バス１１は、
各エントリのアドレスタグ・フィールド７に接続され一
致したエントリが存在した場合、対応する命令フィール
ド８の内容が、命令用データ・バス１２に出力される。
ャッシュ・メモリ１は、複数のエントリを持ち、各エン
トリは、アドレスタグ・フィールド７と、命令フィール
ド８の組から構成されている。命令フェッチ部２とは、
命令用アドレス・バス１１と、命令用データ・バス１２
により接続されている。命令用アドレス・バス１１は、
各エントリのアドレスタグ・フィールド７に接続され一
致したエントリが存在した場合、対応する命令フィール
ド８の内容が、命令用データ・バス１２に出力される。
一致したエントリが存在しない場合は、バス制御部６に
、命令フェッチ要求を出す。
、命令フェッチ要求を出す。
フェッチされた命令は、アドレスと組にして、特別なア
ルゴリズムで選択されたエントリに蓄積される。この時
、選択されるのは可変エントリ１０の中からであり、固
定エントリ９の内容はＲＯＭ化されていて、変更不可能
である。
ルゴリズムで選択されたエントリに蓄積される。この時
、選択されるのは可変エントリ１０の中からであり、固
定エントリ９の内容はＲＯＭ化されていて、変更不可能
である。
以上のように構成されたプロセッサにおいて、記憶保護
や、タスクスイッチといった標準的手続きが要求され、
メモリとのデータ転送の比較的多い機能の実現手法につ
いて説明する。例として、目的の手続きが４つの命令に
よって記述され、各命令が１回のデータ転送を必要とす
る場合を考える。第３ａ図には、キャッシュ・メモリ１
が存在しないか、まだは、キャッシュ・メモリ１上に、
目的の手続きが存在しない場合のタイミングを示す。こ
の目的の手続きが存在しない場合というのは、一般のキ
ャッシュ・メモリを用いた場合に多く発生する状態でち
る。この第３ａ図の場合実行に必要なりロック数は８ク
ロツクであり、命令フェッチが実行速度の低下をまねい
ている。このため、ひとつの解決法が、目的６手続きを
ひとつの特殊命令にすることである。この場合のタイミ
ングは、第３ｂ図のようになり、実行に必要なりロック
数は５クロツクに減少する。しかし、゛この場合、プロ
セッサ自体のハードウェアの増大を生じ、結果として、
プロセッサ自体の速度の低下をまねく。従来は、この方
法が多く用いられてきたが、良い方法とはいえない。本
実施例では、目的の手続きを、キャッシュ・メモリ１に
、ＲＯＭ化して配置することにより、高速化、および標
準化を行なっている。タイミングは第３Ｃ図のようにな
り、実行に必要なりロック数は６クロツクである。これ
は、第３ｂ図に示した特殊命令を追加した場合と同じで
ある。さらに、システム・バス６のトラヒックは、本実
施例の方が小さい。これはシステム・バスｅにつながっ
た他のデバイス（たとえばＤＭＡコントローラ）のシス
テム・バス６の使用率の向上を可能とし、システム全体
としての性能向上を可能とする。また、特殊命令を追加
した場合、−命令の実行時間が長くなり、割込みに対す
る応答が遅れるという問題があるが、本実施例では、実
行時間の短かい命令の並びにより実現しているため、割
込みに対する応答の低下を伴なわない。
や、タスクスイッチといった標準的手続きが要求され、
メモリとのデータ転送の比較的多い機能の実現手法につ
いて説明する。例として、目的の手続きが４つの命令に
よって記述され、各命令が１回のデータ転送を必要とす
る場合を考える。第３ａ図には、キャッシュ・メモリ１
が存在しないか、まだは、キャッシュ・メモリ１上に、
目的の手続きが存在しない場合のタイミングを示す。こ
の目的の手続きが存在しない場合というのは、一般のキ
ャッシュ・メモリを用いた場合に多く発生する状態でち
る。この第３ａ図の場合実行に必要なりロック数は８ク
ロツクであり、命令フェッチが実行速度の低下をまねい
ている。このため、ひとつの解決法が、目的６手続きを
ひとつの特殊命令にすることである。この場合のタイミ
ングは、第３ｂ図のようになり、実行に必要なりロック
数は５クロツクに減少する。しかし、゛この場合、プロ
セッサ自体のハードウェアの増大を生じ、結果として、
プロセッサ自体の速度の低下をまねく。従来は、この方
法が多く用いられてきたが、良い方法とはいえない。本
実施例では、目的の手続きを、キャッシュ・メモリ１に
、ＲＯＭ化して配置することにより、高速化、および標
準化を行なっている。タイミングは第３Ｃ図のようにな
り、実行に必要なりロック数は６クロツクである。これ
は、第３ｂ図に示した特殊命令を追加した場合と同じで
ある。さらに、システム・バス６のトラヒックは、本実
施例の方が小さい。これはシステム・バスｅにつながっ
た他のデバイス（たとえばＤＭＡコントローラ）のシス
テム・バス６の使用率の向上を可能とし、システム全体
としての性能向上を可能とする。また、特殊命令を追加
した場合、−命令の実行時間が長くなり、割込みに対す
る応答が遅れるという問題があるが、本実施例では、実
行時間の短かい命令の並びにより実現しているため、割
込みに対する応答の低下を伴なわない。
以上のように、本実施例によれば、命令フェッチ部２と
、バス制御部６の間に、一部がＲＯＭにより構成された
キャッシュ・メモリ１を設けることにより、手続きの標
準化と、実行速度の向上と、プロセッサ速度の低下につ
ながるハードウェアの増加の抑制と、システム・バスの
トラヒックの低下と、割込み応答時間の高速化を、同時
忙満足するプロセッサを実現することができる。
、バス制御部６の間に、一部がＲＯＭにより構成された
キャッシュ・メモリ１を設けることにより、手続きの標
準化と、実行速度の向上と、プロセッサ速度の低下につ
ながるハードウェアの増加の抑制と、システム・バスの
トラヒックの低下と、割込み応答時間の高速化を、同時
忙満足するプロセッサを実現することができる。
なお、本実施例において、固定エントリ９の、アドレス
タグ・フィールド了を、固定としていたが、可変として
もよい。
タグ・フィールド了を、固定としていたが、可変として
もよい。
発明の詳細
な説明したように、本発明によれば、手続きの標準化と
、実行速度の向上と、プロセッサ速度の低下につながる
ハードウェアの増加の抑制とを、同時に満足するプロセ
ッサの実現を可能とし、その実用的効果は大きい。
、実行速度の向上と、プロセッサ速度の低下につながる
ハードウェアの増加の抑制とを、同時に満足するプロセ
ッサの実現を可能とし、その実用的効果は大きい。
第１図は本発明における一実施例のキャッシュ・メモリ
を用いたプロセッサの構成図、第２図は図 同実施例のキャッシュ・メモリの構成図、第３４イミン
グ図、第４図は従来のキャッシュ・メモリの構成図、第
５図は従来のキャッシュ・メモリを用いたプロセッサの
構成図である。 １・、・・・・・キャッシュ・メモリ、２・・・・・・
命令フェッチ部、３・・・・・・命令実行部、４・・・
・・・データ入出力部、５・・・・・・バス制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第 ３ 図 （（Ｌ） デ°ブ入ポカ部 −−Ｃコ→−−−４
〒＋−Ｃヲ＋−ｅヲＤシスデム、パス 司−９′
ｏ デーｏ 峠ｔ データｆ 峠 デー 峠３ デゝ
７３（ｂン テーク５（出を坪 −一−＜〒＝
］シリ（ヨ：ヨう〕（ヱ＝ヲジつく］］ジー）システム
！（ス （ｉ嘩ス夏コテ×７テ■ＸΣヲＥぐ＝２リ
システム・バス −−ｆｙｏ ＋ ｔ ｔラリコラｓ
第 ４ｒＭ 第５図
を用いたプロセッサの構成図、第２図は図 同実施例のキャッシュ・メモリの構成図、第３４イミン
グ図、第４図は従来のキャッシュ・メモリの構成図、第
５図は従来のキャッシュ・メモリを用いたプロセッサの
構成図である。 １・、・・・・・キャッシュ・メモリ、２・・・・・・
命令フェッチ部、３・・・・・・命令実行部、４・・・
・・・データ入出力部、５・・・・・・バス制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第 ３ 図 （（Ｌ） デ°ブ入ポカ部 −−Ｃコ→−−−４
〒＋−Ｃヲ＋−ｅヲＤシスデム、パス 司−９′
ｏ デーｏ 峠ｔ データｆ 峠 デー 峠３ デゝ
７３（ｂン テーク５（出を坪 −一−＜〒＝
］シリ（ヨ：ヨう〕（ヱ＝ヲジつく］］ジー）システム
！（ス （ｉ嘩ス夏コテ×７テ■ＸΣヲＥぐ＝２リ
システム・バス −−ｆｙｏ ＋ ｔ ｔラリコラｓ
第 ４ｒＭ 第５図
Claims (1)
- 必要な命令の読み出しを行なう命令フェッチ部と、デー
タの読み出し書き込みと命令の読み出しの制御を行なう
バス制御部との間に接続され、一部がＲＯＭにより構成
されたキャッシュ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147530A JPS628243A (ja) | 1985-07-04 | 1985-07-04 | キヤツシユ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147530A JPS628243A (ja) | 1985-07-04 | 1985-07-04 | キヤツシユ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628243A true JPS628243A (ja) | 1987-01-16 |
Family
ID=15432393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147530A Pending JPS628243A (ja) | 1985-07-04 | 1985-07-04 | キヤツシユ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994012929A1 (en) * | 1992-11-23 | 1994-06-09 | Seiko Epson Corporation | A microcode cache system and method |
| WO2003042837A1 (fr) * | 2001-11-16 | 2003-05-22 | Renesas Technology Corp. | Circuit integre semi-conducteur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138078A (en) * | 1981-02-20 | 1982-08-26 | Nec Corp | Controller for buffer memory assignment and fixing |
| JPS57176588A (en) * | 1981-04-21 | 1982-10-29 | Mitsubishi Electric Corp | Electronic computer |
-
1985
- 1985-07-04 JP JP60147530A patent/JPS628243A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138078A (en) * | 1981-02-20 | 1982-08-26 | Nec Corp | Controller for buffer memory assignment and fixing |
| JPS57176588A (en) * | 1981-04-21 | 1982-10-29 | Mitsubishi Electric Corp | Electronic computer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994012929A1 (en) * | 1992-11-23 | 1994-06-09 | Seiko Epson Corporation | A microcode cache system and method |
| WO2003042837A1 (fr) * | 2001-11-16 | 2003-05-22 | Renesas Technology Corp. | Circuit integre semi-conducteur |
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