JPH0496167A - マルチプロセッサシステムの割込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プロセッサ間通信を含むマルチプロセッサシ
ステムの割込み方式に関する。

（従来の技術） 第２図は、従来のマルチプロセッサシステムの構成を示
すブロック図である。

図示のシステムは、プロセッサモジュール１′　　２’
　、３’　と、記憶装置（メモリモジュール）５と、入
出力装置（Ｉ１０モジュール）６とを、システムバスで
接続して構成されている。ここに、システムバスは、ア
ドレスバス１０と、データバス２０と、制御バス３０と
で構成されている。

プロセッサモジュール１′は、プロセッサ１１と、アド
レスデコーダ１２とから成る。プロセッサモジュール１
′内では、アドレスバス１０は、プロセッサ１１とアド
レスデコーダ１２とに接続されている。また、データバ
ス２０は、プロセッサ１１に接続されている。さらに、
制御バス３０は、プロセッサ１１とアドレスデコーダ１
２とに接続されている。さらにまた、アドレスデコーダ
１２とプロセッサ１１は割込み線１７で接続されている
。

プロセッサモジュール２′及び３′も同様の構成となっ
ている。

記憶装置５は、ランダム・アクセス・メモリや磁気ディ
スク等から成る。

入出力装置６は、キーボード等の入力装置や、プリンタ
、デイスプレィ等の出力装置から成る。

次に、上述した装置の動作を説明する。

入出力装置６で割込み要求が発生すると、入出力装置６
はシステムバスのアドレスバス１０に予め決められた割
込み要求を示すアドレス情報（割込みアドレス）を出力
する。プロセッサモジュール１′のアドレスデコーダ１
２は、割込みアドレスを入力すると、割込み線１７に信
号を出すように構成し、入出力装Ｍ６が出力するアドレ
ス（割込みアドレス）がアドレスデコーダ１２に入力さ
れることによって、割込み線１７を通してプロセッサ１
１に割込み要求が発生したことを通知する。このとき、
割込みアドレスを、次のアドレスａ、ｂ、ｃ、ｄのよう
に複数決めておく。

アドレスａは、すべてのプロセッサモジュール１’　、
２’　　　３′のアドレスデコーダで割込み線１７に信
号を出力するように構成する。即ち、入出力装置６がア
ドレスａを出力すれば、すべてのプロセッサに割込み要
求が通知される。このような割込みをブロードキャスト
割込みという。

アドレスｂは、プロセッサモジュール１′のアドレスデ
コーダで割込み線１７に信号を出力するように構成する
。即ち、入出力装置６がアドレスｂを出力すれば、プロ
セッサ１′に割込み要求が通知される。

アドレスＣは、プロセッサモジュール２′のアドレスデ
コーダで割込み線１７に信号を出力するように構成する
。即ち、入出力装置６がアドレスＣを出力すれば、プロ
セッサ２′に割込み要求が通知される。

アドレスｄは、プロセッサモジュール３′のアドレスデ
コーダで割込み線１７に信号を出力するように構成する
。即ち、入出力装置６がアドレスｄを出力すれば、プロ
セッサ３′に割込み要求が通知される。

割込みアドレスを出力する装置（モジュール）は、入出
力装置６に限らず、記憶装置５でもよいし、プロセッサ
モジュール１’、２’、３’でもよく、プロセッサモジ
ュールが割込みアドレスを出力する場合は、プロセッサ
間通信要求となる。

割込みアドレスを決める際、割込み要求の原因、割込み
を受付ける、即ち割込み処理を行なうモジュール、割込
み要求が発生したモジュール等で分類し、割込みアドレ
スを割り付けることで多様な割込みが実現される。

（発明が解決しようとする課題） しかしながら、上述した従来の技術には、次のような問
題があった。

■多様な割込みを実現する場合、割込みアドレスを多数
決めておく必要がある。これにより、記憶装置等に割り
当てるアドレスが減少する。

■プログラムの暴走等で誤って割込みアドレスを出力し
た場合、不当な割込み要求を受付けてしまう。

■入出力装置の動作の終了を割込みで通知する場合、そ
の入出力装置の動作終了を待つプログラムがどのプロセ
ッサで実行中か知る手段がないため、どれか特定のプロ
セッサに割込み要求を通知するか、ブロードキャスト割
込みで全プロセッサに割込み要求を通知する。このため
、割込み要求を通知されたプロセッサで実行中のプログ
ラムを中断しなければならない。

■プロセッサ間通信は、本来プロセッサ間の通信を実現
するもので、関連するプログラムがどのプロセッサで実
行中なのか知る手段がない。このため、■と同様のプロ
グラムの中断を強いられる。

■上記■■の問題点を避けるため、プログラムの実行を
特定のプロセッサで行なわなければならない。

■ある特定のプロセッサが割込み処理を行なうことにな
っている割込み要求が発生した場合に、そのプロセッサ
が故障していると、割込み要求を受付けられない。

本発明は以上の点に着目してなされたもので、■アドレ
ス空間の割込みアドレスへの割り付けを最小限とし、■
不当な割込み要求を無視し、■不必要にプログラムが中
断されることがなく、■プログラムを実行するプロセッ
サを固定することがなく、■プロセッサか故障で動作し
なくても代わりのプロセッサが割込みを受付けることを
可能とした効率のよい割込み要求通知、あるいはプロセ
ッサ通信要求通知を実現できるマルチプロセッサプロセ
ッサシステムの割込み方式を提供することを目的とする
ものである。

（課題を解決するための手段） 本発明のマルチブロセ・・２サシステムの割込み方式は
、割込み要求が発生した場合、割込み要求にキー情報と
割込み情報とを付加し、プロセッサモジュールに通知す
るようにし、前記プロセッサモジュールに、キー情報を
格納するキーレジスタと、割込み要求時に特定のキー情
報が通知されるかあるいはレジスタに格納されたキー情
報と通知されたキー情報の一致が検出されたときにプロ
セッサに割込み要求を通知する比較器と、割込み要求が
通知されたとき、割込み情報を格納する割込み情報レジ
スタとを設けたことを特徴とするものである。

（作用） 本発明のマルチプロセッサシステムの割込み方式によれ
ば、各モジュールで割込み要求あるいはプロセッサ間通
信要求が発生した場合、割込みアドレスがアドレスバス
に出力されると同時に、キー情報及び割込み原因と割込
み要求が発生したモジュール等に関する情報（割込み情
報）がデータバスに出力される。プロセッサモジュール
には、キーレジスタにキー情報が格納されており、この
キー情報とデータバスに出力されたキー情報とが比較器
により比較される。この比較の結果、キー情報が一致し
た場合にのみ、プロセッサに対し、割込み信号が入力さ
れる。従って、アドレスによらず、キー情報により割込
み先のモジュールを特定することができる。

（実施例） 第１図は、本発明の方式を適用したマルチプロセッサシ
ステムのブロック図である。

図示のシステムは、プロセッサモジュール１．２．３と
、記憶装置（メモリモジュール）５と、入出力袋＠（■
／○モジュール）６とを、システムバスて接続して構成
されている。ここに、システムバスは、アドレスバス１
０と、データバス２０と、制御バス３０とで構成されて
いる。

プロセッサモジュール１は、プロセッサ１１と、アドレ
スデコーダ１２と、キーレジスタ１３と、比較器１４と
、割込み情報レジスタ１５と、ＡＮＤ回路１６とから成
る。プロセッサモジュール１内では、アドレスバス１０
は、プロセッサ１１とアドレスデコーダ１２とに接続さ
れている。また、データバス２０は、プロセッサ１１と
比較器１４と割込み情報レジスタ１５とに接続されてい
る。さらに、制御バス３０は、プロセッサ１１とアドレ
スデコーダ１２とに接続されている。

アドレスデコーダ１２は、１つの特定のアドレス情報（
割込みアドレス）が入力されると信号を出力する。

キーレジスタ１３は、ＲＡＭ等から成り、キー情報を記
憶する。このキーレジスタ１３は、プロセッサ１１から
直接読み出したり、書き込んだりできる。

比較器１４は、予めキーレジスタ１３に格納されている
キー情報とデータバス２０のキー情報に相当する部分を
比較する。そして、これらのキー情報が一致するかある
いは特定のキー情報（マスクキー）がデータバス２０よ
り入力されると、信号を出力する。

割込み情報レジスタ１５は、アドレスデコーダ１２から
の信号でデータバス２０の割込み情報に相当する部分を
格納し記憶する。この割込み情報レジスタ１５は、プロ
セッサ１１から直接読み出したり、書き込んだりてきる
。

ＡＮＤ回路１６は、比較器１４の出力とアドレスデコー
ダ１２の出力とを入力し、プロセッサ１１及び制御バス
３０に論理積信号を出力する。

即ち、ＡＮＤ回路１６は、比較器１４から信号が出力さ
れ、かつアドレスデコーダ１２から信号が出力されると
き、プロセッサ１１に割込み要求を通知する。これと同
時に、ＡＮＤ回路１６は、制御バス３０に信号を出力し
、割込み要求を受付けたことを割込み要求が発生したモ
ジュールに通知する。

プロセッサモジュール２及び３も同様の構成となってい
る。

記憶装置５は、ランダム・アクセス・メモリや磁気ディ
スク等から成る。

入出力装置６は、キーボード等の入力装置や、プリンタ
、デイスプレィ等の出力装置から成る。

入出力装置６あるいは記憶装置５で割込み要求が発生す
ると、入出力装置６あるいは記憶装置５は割込みアドレ
スをアドレスバス１０上に出力すると同時に、キー情報
及び割込み情報を出力する。また、プロセッサ１１でプ
ロセッサ間通信の要求が発生すると、プロセッサ１１は
アドレスバス１０に割込みアドレスを出力し、データバ
ス２０にキー情報と割込み情報（この場合、プロセッサ
間通信情報）を出力する。

第３図は、割込み要求の発生時のデータバスのフォーマ
ットを示す図である。

この図において、ａ部は、キー情報であり、ｂ部は、割
込み原因情報であり、０部は、割込み要求発生モジュー
ルである。

キー情報ａは、第１図に示す比較器１４．２４．３４で
それぞれキーレジスタ１３．２３．３３の内容と比較さ
れる。

割込み原因情報すと割込み要求発生モジュールＣは、割
込み情報レジスタ１５．２５．３５に格納される。

キー情報は、動的に変化する。即ち、固定的に決められ
ているのではなく、必要に応じて変えることが可能で、
この制御は、オペレーティングシステム等の基本ソフト
ウェアが行なう。プロセッサではなく、プログラムにこ
のキーを割り当てそのプログラムがプロセッサで実行さ
れるとき、初めにキーレジスタにこのキー情報を格納す
る。また、このキーは、１つのプログラムに１つ割り当
ててもよいし、複数のプログラム（並列処理を行なって
いるプログラム群等）に１つ割り当ててもよい。

プロセッサ１１で実行中のプログラムＡが入出力装置６
にキー情報を送り、入出力装置６を起動し、他の処理を
行なっているときにオペレーティングシステムのスケジ
ューリングによって、起動時に実行していたプロセッサ
１１と異なるプロセッサ２１に実行権を移すとき、キー
レジスタ１３を変更し、キーレジスタ２３にプログラム
Ａが持つキー情報を格納する。そして、プログラムＡは
、プロセッサ２１で実行を再開し、その後、入出力装置
６が動作を終了して割込み要求によってその終了を通知
するとき、入出力装置６はアドレスバス１０に割込みア
ドレスを出力し、データバス２０にキー情報と割込み情
報を出力する。

一方、プロセッサモジュール１のキーレジスタ１３には
入出力装置が受は取ったキー情報と異なるキー情報が格
納されている。このため、比較器１４は、信号を出力せ
ず、ＡＮＤ回路１６の出力が抑えられ、プロセッサ１１
に割込み要求は通知されない。その代わりに、プロセッ
サモジュール２のキーレジスタ２３に格納されているキ
ー情報とデータバス２０上のキー情報が一致するため、
比較器２４は信号を出力し、出力可能状態となったＡＮ
Ｄ回路２６を経由してプロセッサ２１に割込み要求を通
知する。このとき、入出力装置６が出力するキー情報を
特定のキー情報（マスクキー）とすることで、すべての
プロセッサに割込み要求を通知することができる。

並列処理を行なうプログラム群Ａ１、Ａ２、Ａ３がキー
情報を同一にし、それぞれプロセッサ１１．２１．３１
で実行しているときに、プログラムＡ１がプログラムＡ
２、Ａ３にプログラム間の通信を行なおうとする場合、
プロセッサ１１は、アドレスバス１０に割込みアドレス
を出力し、データバス２０にキー情報と割込み情報（こ
の場合、プロセッサ間通信情報）を出力する。すると、
データバス２０上のキー情報とプロセッサモジュール２
．３のキーレジスタ２３．３３に格納されているキー情
報が一致するため、プロセッサ２１．３１に割込み要求
（この場合、プロセッサ間通信要求）が通知される。

もし、割込み要求時あるいはプロセッサ間通信要求時に
出力するキー情報がどのプロセッサモジュールにも格納
されていないときは、割込み要求あるいはプロセッサ間
通信要求が発生した装置（モジュール）は制御バス３０
によって割込み要求あるいはプロセッサ間通信要求が受
付けられなかったことを認識する。そして、出力するキ
ー情報をマスクキーに変更し、再びアドレスバス１０に
割込みアドレスを出力するとともにデータバス２０にマ
スクキー情報と割込み情報あるいはプロセッサ間通信情
報を出力することによって全プロセッサにブロードキャ
スト割込み要求を通知する。

（発明の効果） 以上説明したように、本発明のマルチプロセッサシステ
ムの割込み方式によれば、割込み要求にキー情報と割込
み情報を付加し、且つキー情報にマスクキーを用意する
ようにしたので、次のような効果がある。

■アドレス空間の割込みアドレスへの割り当てを１つ、
即ち必要最小限にできる。

■不当な割込みを受付けないようにできる。

■ブロードキャスト割込み用のアドレスを別個に設ける
ことを不要とすることができる。

■不必要なプログラムの中断を最小限にすることができ
る。

■割込み処理を行なうプロセッサを限定しなくて済むよ
うにできる。

０１部のプロセッサ（複数）にのみ割込み要求するよう
にできる。

■割込み処理を実行することになっていたプロセッサが
故障しても代わりに別のプロセッサが割込み処理を行な
うようにすることができる。

【図面の簡単な説明】

第１図は本発明の方式を適用したマルチプロセッサシス
テムのブロック図、第２図は従来のマルチプロセッサシ
ステムのブロック図、第３図は割込み要求時のデータバ
スフォーマットを示す図である。 ｌ、２．３・・・プロセッサモジュール、５・・・記憶
装置、６・・・入出力装置、１１．２１．３１・・・プ
ロセッサ、 １２．２２．３２・・・アドレスデコーダ、１３．２３
．３３・・・キーレジスタ、１４．２４．３４・・・比
較器、 １５．２５．３５・・・割込み情報レジスタ。 特許出願人　沖電気工業株式会社 代理人　鈴　木　敏　明　　−・１ 、ノ 割込力雫＝Ｊ、時のテ゛−タバスフォーマット第３ｇｌ

Claims (1)

1. 【特許請求の範囲】 　割込み要求が発生した場合、割込み要求にキー情報と
   割込み情報とを付加し、プロセッサモジュールに通知す
   るようにし、 前記プロセッサモジュールに、キー情報を格納するキー
   レジスタと、 割込み要求時に特定のキー情報が通知されるかあるいは
   レジスタに格納されたキー情報と通知されたキー情報の
   一致が検出されたときにプロセッサに割込み要求を通知
   する比較器と、 割込み要求が通知されたとき、割込み情報を格納する割
   込み情報レジスタとを設けたことを特徴とするマルチプ
   ロセッサシステムの割込み方式。