JPS60171552A - アドレス変換処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、マルチプロセッサ計算機システムに
おいて複数のＣＰＵの変換ルックアサイド・バッファ（
ＴＬＢ）の内容の効率的な除去制御に係り、複数の仮想
システムを並行してエミュレートできる仮想計算機（Ｖ
Ｍ）オペレーテイング・システムの性能を改善する為の
ものである。

本発明は、更に詳細に説明すれば、実ＣＰＵ上のゲスト
・プログラムのタスク指命終了後、およびその実ＣＰＵ
上の同一プログラムまたはもう１つのプログラムのタス
ク指名後に保持できる、実ユニプロセッサ（ＵＰ）また
は実マルチプロセッサ（ＭＰ）システムの実ＣＰＵにあ
るゲストＴＬＢ項目の内容の完全性に係る。

［従来技術］ 本明細書に関連する特許出願としては特開昭５８−２１
２６８０号がある。この特許出願では、仮想ユニプロセ
ッサ（ＵＰ）システムを実ＵＰまたは実マルチプロセッ
サ（ＭＰ）においてエミュレートできる。解釈実行開始
（ＳＩＥ）命令を説明している。解釈実行の更に詳しい
説明は、論文”５ｙｓｔｅ＋ｓ／３７０　Ｂｘｔｅｎｄ
ｅｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ：Ｆａｃｉｌｉｔｉｅ
ｓ　Ｆｏｒ　Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅｓ”、　
ＩＢＭＪｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎ
ｄ　Ｄｅｖｅｌｏｐｍｅｎｔ。

Ｎｏｖｅｍｂｅｒ　１９８３に記載されてイル。

要するに、ＳＩＥは、主記憶装置（ＭＳ）の制御ブロッ
クのＯＰコードおよびオペランド・アドレスから成る特
権命令として、前記特許出願に説明されている。この制
御ブロックは、状態記述（ＳＤ）と呼ばれる。ＳＤは、
仮想記憶装置を有する仮想ＣＰＵを含む仮想システムの
状態、および仮想システムが実システムでいかに動作す
べきかを制御する一定の状態を定義する値を受取る複数
フィールドを含む。それ故、ＳＤは、ＵＰゲストとも呼
ばれる仮想ユニプロセッサ（ＵＰ）システムを定義する
。

複数のＳＤは、実主記憶装置に存在し、複数の仮想ｔＪ
Ｐシステム、すなわち複数のＵＰゲストをそれぞれ定義
することができる。実ＵＰシステムは、複数の仮想ＵＰ
システムを含み、実ＣＰＵおよび実主記憶装置の部分に
重ねることができる。

複数の仮想ＵＰシステムは、ＳＩＥ命令を連続して実行
することにより、実システム上で動作し、それぞれのＳ
Ｄを別々に見つけてＵＰゲストを指定する。ＳＩＥ呼出
しと呼ばれるプロセスは、ホスト・プログラムの命令ス
トリームにあるＳＩＥ命令が実行されるごとに生じる。

このプロセスは、エミュレーション・モード状態をオン
にセットし、実ＣＰＵのマイクロコードとハードウェア
のサブセットは、ＳＩＥ命令が呼出した仮想ＵＰシステ
ムの動作をサポートすることができる。ＳＩ’Ｅ命令の
後、ゲスト・プログラムは、ＳＩＥ命令が定義した実Ｕ
Ｐシステムの実行を開始する。ＳＩＥ命令は、そのゲス
ト・プログラムが実行、されている限り、実行中である
とみなされる。ゲスト・プログラム実行は、並行ＳＩＥ
実行を終了するいくつかの異なった条件のうちのいずれ
かによって終了することができる。ＳＩＥ実行は割込み
または通知割込みによって終了する。

ＳＩＥ割込みは構造的に定義されたすべての割込みを含
む。ＳＩＥ通知割込みは、割込み条件以外の、ＳＩＥ実
行を終了する条件を含む。例えば、一定の特権命令はＳ
ＩＥ実行に割込むことができる。ＳＩＥ実行が終了する
と、ＩＢＭ仮想計算機／拡張アーキテクチャ（ＶＭ／Ｘ
Ａ）移行補助制御プログラム（製品番号５６６４−１６
９）に似た仮想計算機制御プログラムのような、ホスト
・システムのオペレーティング・システム・プログラム
が呼出される。

ＳＩＥが呼出されたとき、ＳＤにあるパラメータ値の多
くをＣＰＵにロードすることにより、これらの値を主記
憶装置に繰返しアクセスすることが避けられるので、Ｓ
ＩＥの性能が高められる。

ＣＰＨにロードされるＳＤパラメータには、ＳＤ状態モ
ード・フィールド、ゲスト主記憶装置の大きさおよび境
界、ゲスト記憶セグメントおよびページの大きさ、なら
びに、ゲスト・プログラム・ステータス・ワード（ＰＳ
Ｗ）および他の所定のフィールドを含む主記憶装置のゲ
ストＣＰＵプレフィックス保管領域（ＰＳＡ）を定める
プレフィックス値が含まれる。

また、仮想ＵＰシステム（仮想ＵＰゲストとも呼ばれる
）は、共通の実記憶装置に密結合されている複数のＣＰ
Ｕから成る実マルチプロセッサ（ＭＰ）システムに設け
ることもできる。このような実ＭＰシステムでは、複数
の仮想ＵＰシステムは、実ＵＰシステムで定義するのと
同様に、実主記憶装置におけるそれぞれの複数ＳＤによ
って定義することができる。このように、複数ＳＤの各
々は、実ＭＰシステムにおけるそれぞれの仮想ＵＰゲス
トを定義する。ＭＰにおける複数の実ＣＰＵのどれか１
つまたはそれ以上は、いつでも、それぞれのＳ’ＩＥ命
令によって実行される。エミュレーション・モードにな
り、複数の仮想ＵＰシステムは同時に実ＭＰ主記憶装置
のそれぞれのＳＤによって実行することができる。

実ＭＰシステムのＵＰゲストは、実行に際し、最初に実
ＣＰＵの１つにタスク指名されてから、（Ｉ１０待ち状
態への移行の場合のように）通知割込みされ、または（
ホストＩ１０動作を行なう場合のように）割込まれる。

その後、ゲストは、その最初のＣＰＵが他のプログラム
実行に使用中である間に、再び実行可能の場合、もう１
つのＣＰＵにタスク指名されることがある。

ＵＰゲストはＣＰＵ上で仮想アドレスを使ってプログラ
ムを実行するので、仮想アドレスはアドレス変換を必要
とし、変換されてから各実行ＣＰＵの変換ルックアサイ
ド・バッファ（ＴＬＢ）に保持される。同じＵＰゲスト
が、そのゲストをタスク指名するそれぞれの実ＣＰＵで
アドレス変換されることがある。

アドレス変換は、ゲスト実行中、実行中のｃｐＵのＴＬ
Ｂに保持される。ゲスト実行が一時的に中止された後、
ＴＬＢ項目に存在するゲスト変換が後に必要であるかど
うかは分らない。その理由は若し、ゲストが次にもう１
つのＣＰＵにタスク指名されるならば、ゲスト変換を要
しないからである。前記米国特許出願第２７３５３２号
に示唆されているように、ゲスト・プログラムまたはホ
スト・プログラムがタスク指名されている場合、ＴＬＢ
項目（ホストのＴＬＢ項目ではない）は無効にされるか
、またはゲスト・プログラムはＣＰＵ上のＳＩＥ実行を
終了している。従って、該ＣＰＵにおける次のプログラ
ムは、新しいアドレス変換のため、これらの無効になっ
た項目を直ちに使用することがある。しかしながら、該
ＣＰＵにおける次のプログラムは、実際には、無効にな
った、前のゲストＴＬＢ項目のすべてを使用することは
できない。

［発明が解決しようとする問題点］ 本発明の目的は、第１に、ゲストがタスク指名されてい
る実ＣＰＵに存在するゲストＴＬＢ項目の使用可能性を
保証することである。

本発明の目的は、第２に、ホスト・プログラム実行中（
すなわち、非エミュレーション、換言すれば非解釈実行
モードの場合）、実ＣＰＵにおけるゲストＴ　Ｌ　Ｂ変
換を処理する効率を改善することである。

［問題点を解決するための手段］ 本発明は、ゲストＴＬＢ項目の完全性が再タスク指名に
よって影響を受けない場合、および１項目の完全性がホ
スト変換の無効化によって危くなる場合を識別し、該ホ
スト変換に依存する。ＣＰＵにある全ゲストＴＬＢ項目
を無効化できるプロセスを含む。例えば、ホスト・プロ
グラムがホスト・ページ・テーブル項目を無効にする度
に、実システムのＣＰＵに存在するゲスト・アドレス変
換に多分影響を与えるので、同じホスト・ページをアド
レス指定する、影響を受けた全ゲストＴＬＢ項目を無効
にしなければならない。しかし、若し、ホスト・プログ
ラムが、タスク指名されている間に、ホスト・ページ・
テーブル項目を無効にしなければ、本発明によって、実
システムの各ゲストＴＬＢ項目は現に存在するアドレス
変、換を保持し、同じゲストの次のタスク指名によって
使用することができ、ＣＰＵが同じ仮想アドレスを再び
変換する試みを重複しなくてもよい。ゲスト再変換の回
避により、仮想計算機（ＶＭ）環境のゲスト・プログラ
ムのような、ＵＰまたはＭＰシステムで実行されるゲス
ト・プログラムの性能を大幅に高めることができる。

本発明は、実ＭＰ−システムにおける動作のために仮想
ＭＰシスシム（ＭＰゲストとも呼ばれる）の概念を用い
る。仮想ＭＰシステムは複数の関連ＳＤによって定義さ
れる。各ＳＤは仮想ＣＰＵおよび仮想ＭＰに密に結合し
た主記憶装置を定義する。仮想ＵＰ　（ＵＰゲストとも
呼ばれる）は単一のＳＤによって定義され、該ＳＤはＵ
Ｐの仮想ＣＰＵおよびその仮想主記憶装置を表わす。

本発明は、実ＵＰまたは実ＭＰシステム上で実行中の仮
想Ｕ’Ｐシステムおよび仮想ＭＰシステムによって動作
する。ＵＰゲストは、実ＭＰの２つ以上の実ＣＰＵ上で
、異なった時間に実行できる。

そして各ＣＰＵは、ＵＰゲストが各ＣＰＵでの実行を（
多分一時的に）中止した後、ゲストＴＬＢ項目を保持で
きる。そして、ゲストは後に、同じか又はもう１つの実
ＣＰＵにタスク指名できる。

実ＣＰＵ上で実行中のＵＰゲストは、いつでも、Ｓ／３
７０ページ・テーブル項目無効化（ＩＰＴＥ）命令を出
し、仮想ページ・テーブル項目を無効にすることができ
る。システムは、ゲストＩＰＴＥ実行後、その無効にな
ったゲスト・ページ・テーブル項目を用いるアドレス変
換を含むゲストＴＬＢ項目が後に使用できないことを、
保証されなければならない。この保証は、下記フィール
ドを含む新しいフィールドを用いる独特のプロセス（１
）各ＳＤに置かれた最終ＣＰＵアドレス（最終ＣＰＡ）
。

（２）実ＭＰの各実ＣＰＵに登録された１つまたはその
以上のＳＤアドレス（ＳＤＡ）。

これらのフィールドは、ＳＩＥ命令の実行を呼出す際に
処理され： （１）このＵＰゲストを現にタスク指名している実ＣＰ
Ｕは、このゲストを最後にタスク指名した同じ実Ｃ’Ｐ
Ｕであるか、 （２）このゲスト（そのＳＤアドレスで表わされる）を
前にこのＣＰＵにタスク指名したか どうかを決定する。この２つの条件（１）および（２）
は、実ＭＰシステム上で、このＵＰゲストによって前に
与えられたＴＬＢの全ゲスト項目を。

このゲストが該ＣＰＵにタスク指名されなかった期間中
に、変更していないことを保証するのに必要とされる。

各ゲストＭＰは、制御ブロックをインタロックしている
それぞれのゲストＭＰ、（ＧＭＰ）によって与えられる
。ＧＭＰは、その仮想ＣＰＵと、その仮想ＣＰＵのどれ
かに代るホスト・プログラムとによるゲスト仮想記憶装
置に関連したページ・テーブル項目の変更を阻止するが
、ある仮想ＣＰＵはそのＭＰゲストの仮想記憶装置に影
響する仮想ページ・テーブル項目を無効にする過程にあ
り。

かつ、ホスト・プログラムは、ゲスト・ページ・テーブ
ル項目の内容に応じて命令のシミュレーションを実行す
る。ＭＰゲストの各ＳＤは、その仮想ＭＰシステムの共
通ＧＭＰへの同じポインタ（すなわちＧＭＰＡ）によっ
て与えられる。すなわち、ＭＰゲストの各ＳＤは、ＧＭ
ＰＡ　（すなわち、ＧＭＰアドレス）を含み、関連する
ＧＭＰインタロック・フィールドを見つける。関連した
仮想記憶装置の仮想ページ・テーブル項目を無効にする
のに必要な、該ＭＰゲストのゲスト・プログラムは、先
ず、そのＳＤのＧＭＰＡを用いて関連ＧＭＰをアクセス
し、インタロックがオンであるかオフであるかを決める
。若し、インタロックがオンならば、無効化を要求して
いるプログラムはその時点で無効化を行なうことを許さ
れず、関連ＧＭＦインタロックがオフ状態にセットされ
るまで待たされる。ＧＭＰがオフ状態の場合、関連ＭＰ
仮想記憶装置に対する無効化要求は、インタロックがオ
ンにセットされた後に許される。前述の本発明の方法は
、データ処理システムのハードウェアまたはマイクロコ
ードで実現される。ゲスト・システムの完全性は、ホス
ト・プログラムが同じＧＭＰインタロックを用い、ゲス
ト・ページ・テーブル項目に依存する命令シミュレーシ
ョンの間、無効化を阻止することが必要である。

選択的なゲストＴＬＢ無効化の問題は、ＵＰゲストの場
合よりもＭＰゲストの場合の方が難かしい。例えば、Ｍ
Ｐゲストは２つの仮想ＣＰＵを有することがあり、第１
の仮想ＣＰＵ上の第１のゲスト・プログラムは同じ第１
の実ＣＰＵに再タスク指名され、第１のゲスト・プログ
ラムは、第１のＣＰＵの最後のタスク指名から保持され
たゲストＴＬＢ変換を利用できる。しかしながら、前に
そのＭＰゲストの第２の仮想ＣＰＵ上で実行中の第２の
ゲスト・プログラムは、第２の実ＣＰＵにタスク指名さ
れていたが、現在は第３の実ＣＰＵに再タスク指名され
、第２の実ＣＰＵに保持されたゲストＴＬＢ変換を利用
できない。本例では。

第１のゲスト・プログラムは保持されたゲストＴＬＢ項
目を使用できるが、第２のゲスト・プログラムは保持さ
れたゲストＴＬＢ項目を使用できない。

ホストＴＬＢ変換（ホスト・プログラムのアドレス変換
）は常に単一レベルであり、１つのページ・テーブル（
ホスト・ページ・テーブル）しか使用しない。他方、ゲ
ストＴＬＢ変換（ゲスト・プログラムのアドレス変換）
は単一レベル又は２重レベルの場合があり、２重レベル
の場合は、ゲスト仮想記憶装置のゲスト・ページ・テー
ブルの外に最大３つのホスト・ページ・テーブルを使用
できる。

ホスト・システムにおける実行記憶装置割振りは、ゲス
ト・プログラムではなくポスト・プログラムによって制
御される。実ＣＰＵが非エミュレーション・モードの場
合、ホスト・プログラムは、実行記憶装置を動的に再割
振りし、データ・ページを、実主記憶装置内で実主記憶
装置とＩ１０装置の間のそれぞれのページ・フレームに
移すことができる。よって、再割振りされたページのペ
ージ・テーブル項目（ＰＴＥ）のページ・フレーム実ア
ドレス（ＰＦＲＡ）は、関連ホスト・ページ・テーブル
で変更される。この場合、ホストは、異なったＰＦＲＡ
を挿入する前に先ずＰＴＥを無効にする必要がある。し
がし、実ＣＰＵがエミュレーション・モードの場合、ゲ
ストは、ホスト・ページ・テーブルまたは他のゲスト・
ページ・テーブルを変更することも、ホストＰＴＥまた
は他のゲストＰＴＥを無効にすることも、あるいは、現
に存在するホストＴＬＢ変換または他のゲストＴＬＢ変
換に影響を及ぼすこともできない。ゲストは、ゲスト自
身の仮想ＰＴＥ、ゲスト自身の変換、およびゲストのＴ
ＬＢ項目　−ゲストが管理責任を有する、ゲスト自身の
仮想ページ・テーブル項目の、ゲストによる無効化によ
ってしか影響を受けない　−にしか影響を及ぼす事がで
きない。

ＩＰＴＥ命令によるホスト・ページ・テーブル項目（Ｐ
ＴＥ）無効化は、影響を受けた全ゲスト１’　Ｌ　Ｂ項
目を信頼できないものにする（すなわち。

ホスト・ページをアドレス指定するこれらの項目が無効
になる）。ホストによるＩＰＴＥ命令の実行は、ページ
・テーブル項目”（Ｐ　Ｔ　Ｅ　）を定義するＩＰＴＥ
オペランドを無効にする。、ＰＴＥ項目は、実主記憶装
置のページ・フレームを定義するページ・フレーム実ア
ドレス（ＰＦＲＡ）を含み、その変換はＩ　ＰＴＥ命令
によって無効にされる。

ＩＰＴＥ命令はＰＴＥを無効にし、かつ、この無効にな
ったＰＴＥを使用するアドレス変換を含むＣＰＵのＴＬ
Ｂ項目を無効にする。影響を受けたゲストＴＬＢ項目は
、ゲスト仮想アドレスからホスト実アドレスへの変換を
与えるものであるが。

その場合、ホスト実アドレスは、現在のホストＩＰＴＥ
によって無効になっている。ホスト仮想アドレス／ホス
ト実アドレス変換によって得られたものである。

［実施例］ 第２図〜第５図の各々は、同じハードウェア構成例を表
わし、ＩＢＭのＶＭ／ＸＡ移行補助のような、ホスト・
システムによって動作する異なった数のゲストをサポー
トする。第１Ａ図〜第１Ｅ図、第５図、第６図、第７Ａ
図〜第７Ｃ図に示されたプロセス発明は、ｖｉ／ｘＡ移
行補助のオペレーティング・システム・プログラムとと
もに使用するマイクロコードまたはハードウェアで実施
可能である。第８図は、オペレーティング・システムの
ソフトウェアとして実施可能な本発明の特性を表わす。

第２図〜第５図に示されたハードウェアは、実マルチプ
ロセッサ・システム（ＭＰ）のハードウェアで、ＣＰＵ
Ａ、ＢおよびＣ、システム制御装置（ＳＣ）１１、主記
憶装置（ＭＳ）１２、システム領域記憶１３から成る。

システム領域記憶１３は、物理的には主記憶装置の一部
に含まれることもあるが、マイクロコードまたはハード
ウェアによってだけアドレス指定可能である。すなわち
、システムのユーザ命令セットから成るプログラムから
のアクセスは不可能である。

各状態記述（ＳＤ）は主記憶装置１２に設けられた制御
ブロックであり、第２図〜第５図に示すように、括弧付
きの添字によって識別される。各ＳＤの内容は、本明細
書の前文で説明したように複数のフィールドから成る。

これらのフィールドはＭＳフィールドを含み、主記憶装
置１２においてＳＤが示す仮想ＣＰＵに割当てられた起
点およびエクステントを定義する。また、プレフィック
ス・フィールドも各ＳＤに設けられ、ゲストの主記憶装
置１２における、該ＳＤが示す仮想ＣＰＵのプレフィッ
クス保管領域（Ｐ　Ｓ　Ａ）に割当てられた位置を表わ
す。また、無効ページ・テーブル項目（ＩＰＴＥ）通知
割込みフラグ・フィールドはあらかじめＳＤに設けられ
ている。これらのフィールドの外に、本発明によって新
規のフィールドも設けられている。これらは最終ＣＰＵ
識別子フィールド（最終ＣＰＵＩＤ）ならびにゲスト仮
想アドレス・フィールド（ＧＭＰＡ）である。ＧＰＭＡ
フィールドは、第２図で０にセットされ、該ＳＤがユニ
プロセッサ（ＵＰ）仮想システム（すなわちＵＰゲスト
）を表わすことを指示する。

若し、ＧＭＰＡフィールドが非Ｏであれ゛ば、該ＳＤは
ＭＰ仮想システム（すなわちＭＰゲスト）における仮想
ＣＰＵを表わす。

それ故、ＳＤはユニプロセッサ（ｕｐ）またはマルチプ
ロセッサ（ＭＰ）の仮想システムに関連づけられる。第
２図はユニプロセッサ・ゲストの場合だけを表わす。第
３図は１つのマルチプロセッサ・ゲストの場合だけを表
わす。第４図は同じ実ＭＰシステムにおけるＵＰゲスト
およびＭＰゲストの場合を表わす。第５図は同じ実ＭＰ
システムにおける任意数のＵＰゲストおよび（または）
ＭＰゲストの一般的な場合を示す。

また、第２図〜第５図の主記憶、装置１２にはホスト・
ページ・テーブル（Ｐ　Ｔ）がある。例えば、ＰＴＯ（
０）〜ＰＴＯ（ＪＯ）はＵＰゲスト０の主記憶装置（Ｍ
Ｓ）のページ・テーブルのセットである。各ホストのペ
ージ・テーブルは、在来型のホスト・セグメント・テー
ブル（図示せず）の項目によって参照される。ホスト・
ページ・テーブルはゲストに対し、ゲストの各ＳＤにあ
るＭＳフィールドに表わされた実主記憶装置のエクステ
ントを写像する。すなわち、ホスト・ページ・テーブル
はゲスト実アドレスを実主記憶装置１２のホスト実アド
レスに変換する。若し、ゲストが仮想アドレッシングを
用いるならば、ゲスト・ページ・テーブルのセットも、
ゲスト仮想アドレスの各々をゲスト実アドレスに変換し
、第２レベルのアドレス変換をゲストに提供する必要が
ある。

第３図では、単一のＭＰゲストが２つの状態記述ＳＤ　
（１）、ＳＤ’　（２）によって表わされている。ＳＤ
　（１）、ＳＤ　（２）（７）形式はＳＤ　（０）の場
合と同じである。ＳＤアドレス（ＳＤＡ）はそれぞれの
ＳＤの位置を示す。従って、実主記憶装［１２に於て、
ＳＤＡ　（１）　は５Ｄ（１）（７）開始点、ＳＤＡ　
（２）はＳＤ　（２）の開始点を決める。

第３図および第４図でＳＤの、ＭＰゲストを表わす主記
憶装置フィールドＭＳ　（１）、ＭＳ　（２）は同じ起
点およびエクステント値にセットされ、それぞれのＭＰ
ゲストの、密結合された主押憶装置を表わす。１セツト
のホスト・ページ・テーブルＰＴＩ　（（＞）〜ＰＴＩ
　（Ｊｌ）は、それぞれのＭＰゲストのために設けであ
る。ＭＰの場合、ＳＤの各々は、それぞれのＭＰの、別
々の仮想ＣＰＵを表わす。

ゲストＭＰフィールド（ＧＭＰ）と呼ばれるＭＰインタ
ロック・フィールドは、各ＭＰゲストのために設けられ
ている。従って、第３図で、ＧＭＰ（１）は、１つのＭ
Ｐゲストとして第３図に示された仮想ＭＰシステムのた
めに設けられたインタロック・フィールドである。

ＭＰゲストの全ＳＤは、共通の同じ値、すなわち、その
それぞれのＭＰゲストに関連したＧＭＰインタロツタ・
フィールドのアドレスにセットされたＧＭＰＡフィール
ドを有する。従って、第３図で、それぞれのＭＰゲスト
は５Ｄ（１’）およびＳＤ　（２）を有し、その各々は
ＧＭＰ　（１）を指す同じアドレスにセットされたＧＭ
ＰＡフイールドを有する。すなわち、ＧＰＭＡ　（１）
はＧＰＭ（１）のアドレスにセットされ、ＧＰＭＡ　（
２）もＧＰＭ　（１）のアドレスにセットされる。

第４図は、第２図のＵＰゲスト、および第３図のＭＰゲ
ストの両者を含む実主記憶装置１２を示す。従って、Ｓ
Ｄ　（０）は第２図のＵＰゲストとして表示され、ＳＤ
　（１）　、ＳＤ　（２）は第３図のＭＰゲストとして
、それぞれのインタロック・フィールドＧＭＰ（１）と
ともに表示されている。

また、第４図の主記憶装置１２では、ＵＰゲストＯおよ
びＭＰゲスト１のホスト・ページ・テーブルはそれぞれ
、第２図および第３図に表示されたものと同じである。

第５図は、５Ｄ（ｏ）〜ｓＤ（Ｍ）として示された任意
数のＳＤが表わす任意のゲスト数を含む一般化された実
主記憶装置１２を示す。ＳＤは、ＵＰゲストおよび任意
数のＳＤを有するＭＰゲストのいかなる組合せにも構成
できる。また１ＭＰゲストの各々は、実システムにおけ
るＭＰゲスト数Ｋ（７）場合にＧＭＰ（０）　〜ＧＭＰ
（Ｋ）（７）セットがらそれぞれ〜のＧＭＰインタロッ
ク・フィールドを得る。また、第５図では、ゲスト当り
１セツトのホスト・ページ・テーブルがあり、実主記憶
装置１２に写像されたＵＰおよびＭＰの任意の組合せの
ゲスト数Ｘに対し、Ｘセットのホスト・ページ・テーブ
ルを与える。

第２図〜第５図はそれぞれＣＰＵ−Ａ、’ＣＰＵ−Ｂお
よびＣＰＵ−Ｃを示す。これらのＣＰＵの各々は、本発
明では、状態記述アドレス・レジスタ（ＳＤＡＲ）、Ｃ
Ｐ’Ｕ識別子レジスタ（ＣＰＵＩＤ）および変換ルック
アサイド・バッファ（ＴＬＢ）として示されている特定
のレジスタを設けることが必要である。これらのレジス
タには対応するＣＰＵの指定記号Ａ、ＢまたはＣが添字
され、そのレジスタが置かれているそれぞれのＣＦ）Ｕ
を表わす。

ＣＰＵＩＤは実ＭＰシステムの各ＣＰＵの独特の固定識
別子を含む。この値はシステムの各ＣＰＵ内では不変で
ある。

各ＣＰＵのＴＬＢは、前述の米国特許出願第２７３５３
２号に説明されている。

各ＣＰＵの５ＤＡＲは、各ＣＰＵに使われる最後のＳＤ
を指すＳＤＡアドレスを含む。例えば。

若し、ＣＰＵ−Ｂが第２図のＵＰゲストのプログラムを
実行中であれば、ＣＰＵ−Ｂの５ＡＤＲは。

ＳＤ　（０）の位置を決めるアドレスＳＡＤ　（０）に
セットされる。

また、第２図〜第５図にはそれぞれ、システム領域記憶
１３に、実システムの各ＣＰＵのそれぞれのフラグ・フ
ィールドが設けられている。これらのフラグはゲストＴ
ＬＢ除去（ＰＲＧＴ）フラグと呼ばれ、フラグによって
表わされる各実ｃＰＵの指定記号が添字されている。

ＣＰＵで実行中のホスト・プログラムがホスト・ページ
・テーブル項目を無効にするたびに、全ＰＲＧＴフラグ
はオンにセットされる。ゲスト・プログラムがＣＰＵに
タスク指名されることになると直ちに、該ＣＰＵのＰＲ
ＧＴの状態が検査され、若し、それがオンであれば、Ｃ
ＰＵに影響するＴＬＢ項目は無効になる。次いで、該Ｐ
ＲＧＴフラグは、他のＰＲＧＴフラグの状態に影響を与
えずにオフ状態にセットされる。

本発明の良好な実施例は、第２図〜第５図に示すように
、実ＭＰのＣＰＵごとにＰＲＧＴフラグを含む。第１図
はＰＲＧＴフラグを用いる本発明の良好な実施例を示す
ものであり、その詳細プロセスが第１Ａ図〜第１Ｅ図に
示される。

更に１本発明の代替実施例であってＰ　’ＲＧ　Ｔフラ
グを使用しないものが第７図に示され、その詳細プロセ
スが第７Ａ図〜第７Ｃ図に示される。解釈実行開始（Ｓ
ＩＥ）命令は、実ＣＰＵのゲスト・エミュレーションを
提供する前記米国特許出願第２７３５３２号において説
明されている。要するに、（計算機ハイパバイザ型のプ
ログラムのような）ホスト・プログラムは、該ホスト・
プログラムが、その時点で該ホスト・プログラムが実行
しているのと同じＣＰＵでゲストを開始することになる
度に、ＳＩＥ命令を実行することができる。

ＳＩＥ命令は単一のオペランドを有する。このオペラン
ドはシステムの実主記憶装置における状態記述（ＳＤ）
のアドレスである。ＳＩＰ、命令の実行により、主記憶
装置の、アドレス指定されたＳＤのフィールドをアクセ
スしてＣＰＵに記憶し、該ｃＰＵを、ＳＤフィールドの
値が表わすエミュレーション状態にする。

第６図は、ＳＩＥ命令を実行中のＣＰＵからＴＬＢを除
去する従来の方法を示す。ステップ２１で、実ＣＰＵに
おけるＳＩＥ命令の実行を開始する。ステップ２２で、
このＣＰＵのＴＬＢから少なくともすべてのゲスト項目
を除去する（ホスト項目は除去しないことが望ましい）
。ＳＩＥ命令が呼出された後、ステップ２３で、ゲスト
・プログラムをこのＣＰＵにおいてエミュレーション・
モードで実行する。

第１Ａ図〜第１Ｂ図は、本発明の良好な方法を示す第１
図の各プロセスの詳細を示す。第１Ａ図はＳＩＥ命令呼
出しプロセスを表わす。ステップ３０では、それぞれの
ＳＩＥ命令によってアドレス指定されたＳＤから関連フ
ィールドのすべてを。

ＳＩＥ命令を実行している実ＣＰＵにロードする。

ステップ３１で、ＳＩＥ命令を実行しているそれぞれの
ＣＰＵの、システム記憶領域１３にあるＰＲＧＴ　（ゲ
ストＴＬＢ除去）の状態を検査する。

若し、ＰＲＧＴフラグがオフならば、ステップ３２に進
み、現在のＳＩＥ命令のオペランド・アドレス（ＳＤＡ
　（Ｓ　ＩＥ））と、このＣＰＵがアクセスした最後の
ＳＤを表わす、このＣＰＵ　−８ＩＥ命令を実行してい
る　−のＳ’Ｄ　Ａ　Ｒレジスタの内容とを呼出し、両
者を比較する。若し。

５ＤＡ（ＳＩＥ）が５ＤＡＲの内容に等しければ、この
ＣＰＵが使用した最後のＳＤが、このＣＰＵで現在のＳ
ＩＥ命令によってアクセスされている現在のＳＤが等し
いことを意味し、ステップ３３に進む。

ステップ３３で、このＣＰＵのＣＰＵ識別子をそのＣＰ
ＵＩＤＲレジスタから読出し、現在アクセスされている
ＳＤの最後のＣＰＵＩＤフィールドの内容（ＣＰＵＩＩ
）（ＳＤ））と比較する。ＣＰＵＩＤフィールドの各々
は、そのＣＰＵＩＤフィールドを有するＳＤを使用する
最後のＣＰＵを識別する。若し、ＣＰＵＩＤＲの内容が
ＣＰＵＩＤ（ＳＤ）の内容に等しければ、（現在のＳＩ
Ｅ命令を呼出している）このＣＰＵは、このＳＤをタス
ク指名したＭＰの最後のＣＰＵである。

従って、ステップ３２および３３は、現在のＳＩＥ命令
によって所定のＣＰＵにアクセスされているＳＤが： （１）このＣＰＵで実行される最後のＳＤ（ステップ３
２）であり、 （２）このＣＰＵで実行されていなかった期間に他のＣ
ＰＵでも実行されなかったＳＤであるかどうかを決定す
る。

ステップ３２および３３での比較がどちらも一致した場
合には、ステップ３８に進む。ステップ３８で、この実
ＣＰＵはエミュレーション状態にセットされる。ステッ
プ３８では、各ＣＰＵのエミュレーション状態トリガを
オンにセットすることを含むことがある。次いで、ステ
ップ３９で、このＣＰＵにタスク指名されているゲスト
・プログラムの実行を開始する。ゲスト・プログラムは
。

アクセスされているＳＤからロードされた、従来からの
フィールドの１つである、ＣＰＵのＰＳＷにあるアドレ
スに所在する。

ステップ３１で、ＰＲＧＴフ′ラグがオンの場合はステ
ップ３４に進み、このＣＰＵのＴＬＢの全ゲスト項目を
除去（無効化）する。これは、オン状態のゲスト・ビッ
トを有する各ＴＬＢ項目にある無効ビットをオンにセッ
トして行なう。

次に、ステップ３５で、ＣＰＵアドレス（すなわち、こ
のＣＰＵのＣＰＵＩＤＲの内容）を、このＳＩＥ命令が
アドレス指定したＳＤにある最後のＣ，ＰＡフィールド
に記憶する。

次に、ステップ３６で、このＣＰＵのＰＲＧＴフラグ　
−　ステップ３１で検査されたのと同じＰＲＧＴフィー
ルドである　−　をオフ状態にリセットする。そして、
ステップ３７で、現在のＳＩＥ命令のオペランド・アド
レス、すなわち５ＤＡ（Ｓ’ＩＡ）によって、このＣＰ
Ｕの５ＤＡＲレジスタの内容をセットした後、既に説明
したステップ３８、続いてステップ３９に進む。

ステップ３２で、若し、現在のＳＩＥ命令のオペランド
・アドレスと、現在のＣＰＵが使用した最後のＳＤアド
レス（すなわち、５ＤＡＲの内容）が等しくなければ、
ステップ３４に進み以下ステップ３９まで、前に説明し
たように実行する。

また、ステップ３３で、若し、ＣＰＵＩＤＲのＣＰＵ識
別子と、最後のＣＰＵＩＤフィールド、ＣＰＵＩＤ　（
ＳＤ）が等しくなければ、この場合も、ステップ３４に
進み、以下ステップ３９まで前と同様に実行する。

更に、全１のＣＰＵＩＤ　（ＳＤ）にあるＣＰＵ識別子
は、実ＣＰＵに割当て可能ではないものとして取除くこ
とができる。全１の値はホスト・プログラムによって使
用されることがあり、それによって、ＳＩＥ呼出しはこ
のゲストの全ＴＬＢ項目を除去する。このＳＤを用いる
次のＳＩＥ呼出しでは、全１のＣＰＵＩＤ　（ＳＤ）の
値は、ステップ３３において、ＣＰＵＩＤＲとＣＰＵＩ
Ｄ（ＳＤ）の不一致を生じる。全１のＣＰＵＩＤ（Ｓ　
Ｄ）は、次のＳＩＥ呼出しでステップ３５において実際
のＣＰＵＩＤＲに取替えられる。

ゲスト・プログラム実行中、ゲスト・プログラムは、ゲ
ストによる実行が許可されていない特権命令を′実行し
ようとする場合のように、ホスト制御プログラムの助力
を要する事態になることがある。この場合、ＣＰＵは、
ゲストが使用中のＳＤにある通知割込みをオンにセラ１
〜できる。そして、ゲスト・プログラムの通知割込みを
行ない、制御はホスト・プログラムに戻る。

ゲスト・プログラムに通知割込み、または、割込む度に
、ゲスト、プログラムは中止され、実ＣＰＵはホスト・
プログラムを呼出す。

中止されたゲストは後に、実ＭＰシステムの同じＣＰＵ
または別のＣＰＵにタスク指名され、その処理を続行す
ることがある。ゲストが、あるＣＰＵにタスク指名され
る度に、ＳＩＥを再びホスト・プログラムによって実行
し、第１Ａ図の呼出しプロセスを実行する。

ゲスト・プログラムを実ＣＰＵにおいてエミュレーショ
ン・モードで実行中の場合、ゲスト・プログラムはゲス
ト・ページ・テーブルの１つのページ・テーブル項目（
ＰＴＥ）を無効にできる。

（注ニゲスト・ページ・テーブルは、第２図〜第５図に
示したホスト・ページ・テーブルの１つではない。ゲス
ト・ページ・テーブルは仮想アドレッシングを用いるゲ
ストによってのみ使用される。

）それ故、ホスト・プログラム実行中、ホスト・プログ
ラムはホスト・ページ・テーブル（すなわち、第２図〜
第５図に示したページ・テーブルの１つ）を無効にする
。ゲスト・プログラム実行中、ゲスト・プログラムはゲ
スト・ページ・テーブル項目だけを無効にできるが、ホ
スト・ページ・テーブル項目を無効にはできない。ペー
ジ・テーブル項目の無効化は一般に、ページ・テーブル
演目無効化（ＩＰＴＥ）特権命令によって行なわれる。

あるＣＰＵで実行中のホスｉ〜・プログラムまたはゲス
ト・プログラムはＩＰＴＥ命令を含むことがある。

第１Ｂ図は５本発明の、ホストＩＰＴＥ命令の実行のプ
ロセスを示す。第１Ｃ図および第１Ｄ図は、′本発明の
ＵＰゲストまたはＭＰゲストによるゲストＩＰＴＥ命令
の実行プロセスを示す。第１Ｅ図は、ＩＰＴＥ命令をＭ
ＰのＣＰＵで実行する場合、それがホスト・プログラム
、またはＭＰゲスト・プログラムのどちらによるもので
あっても、実ＭＰシステムの他の実ＣＰＵの反応に関す
る本発明のプロセスを示す。第１Ｅ図は、ＵＰゲスト・
プログラムが実行するＩ　ＰＴＥ命令では使用されない
。

第１Ｂ図のステップ４０で、ＩＰＴＥ命令のオペランド
が識別するページ・テーブル項目のアクセスにより、ホ
スト・プログラムはＩＰＴＥ命令実行を開始する。ステ
ップ４１で、このページ・テーブル項目の無効ビットを
オンにセットする。

ステップ４２で、無効状態に対するＴＬＢ項目の無効ビ
ットをオンにセットすることにより、実行中のＩＰＴＥ
命令のページ・テーブル項目を使用するアドレス変換を
含む、このＣＰＵのＴＬＢ項目を無効にする。ステップ
４３で、第２図〜第５図のシステム記憶領域１３にある
全ＣＰＵ０全ＰＲＧＴフラグがオンにセットされる。第
６図の従来技法では、ステップ４３のＰＲＧＴフラグな
しに、ＩＰＴＥ命令を実行する度に、ホストは、少なく
とも全ゲスト項目の除去を行ない、恐らくは全ホストＴ
ＬＢ項目も除去する。ホスト・プログラムが実行する主
記憶装置割振り手順の場合のように、ホスト・プログラ
ムのタスク指名の間に、ホストは多数の、、Ｉ　Ｐ　Ｔ
　Ｅ命令を実行できるであろう。ゲストＴＬＢ項目を除
去するプロセスは低速プロセスであって、この機能を実
行するホスト・プログラムの休止を生じ、ホスト・プロ
グラム動作を低速にすることがある。ステップ４３では
、このようなホスト・プログラム動作の休止は不要であ
るので、ホスト・プログラムの性能は改善される。この
ように、ＰＲＧＴフラグによって、１つのＳＩＥ命令の
呼出しは、ホスト実行中に受取ったＩＰＴＥ要求の累積
を除去できる。また、ＳＩＥ命令は用いないがＩＰＴＥ
命令を用いるホスト・プログラムは、ゲストＴＬＢ項目
による性能低下を生じない。

ステップ４４で、ホストＩＰＴＥ命令を実行中のＣＰＵ
は、実ＭＰにおける他のＣＰＵの各々に信号を放送する
。第１Ｂ図の放送信号４５は、ＩＰＴＥ命令のオペラン
ド、ならびに、それを識別する、放送ＣＰＵのＣＰＵＩ
ＤＲレジスタの内容を表わす。

本実施例では、実ＭＰ中の実ＣＰＵは互いに非同期にプ
ログラムを実行しているものと仮定する。

放送信号を受取るＣＰＩＪの各々は２ （１）現に実行中の命令を完了することができ、（２）
影響を受けたＴＬＢ項目を無効にし、（３）応答信号７
７をＩＰＴＥ放送ＣＰｔＪに供給する。

この受信ＣＰＵのプロセスは第１Ｅ図に示す。

第１Ｂ図のステップ４７で、放送信号受信中の全ＣＰＵ
が応答した時点を決定し放送ＣＰＵに知らせる。次いで
、ステップ４８で、ホストＩ　ＰＴＥ命令の動作を完了
する。

第１Ｃ図および第１Ｄ図はゲストＩＰＴＥ命令の実行プ
ロセスである。第１Ｃ図および第１Ｄ図のゲストＩＰＴ
Ｅプロセスは、ＰＲＧＴフラグを使用しないから、第１
Ａ図〜第１Ｅ図の実施例ならびに、第７Ａ図〜第７Ｃ図
の実施例のどちらにも、使用できる。第１Ａ図の呼出し
プロセス、第１Ｂ図のホストＩＰＴＥプロセス、ならび
に、第１Ｅ図の応答Ｃ，ＰＵプロセスを使用できるのは
、良好な実施例においてだけである。その理由は、これ
らのプロセスは直接的にも間接的にも、良好な実施例し
か使用しないＰＲＧＴフラグの使用に依存しているから
である。

第１Ｃ図のステップ５０で、ゲストＩ　ＰＴＥ命令の実
行が開始される。ステップ５１で、このゲストのＳＤす
なわち、このＣＰＵに現に呼出されているＳＩＥ命令に
よってアドレス指定されたＳＤのＩＰＴＥ通知割込みフ
ラグ・フィールドのステータスを検査する。ＳＤのＩＰ
ＴＥ通知割込みフラグは本発明以前に存在しており、ゲ
ストが工ＰＴＥ命令を実行しようとする度に検査されて
いる。ＩＰＴＥ通知割込みフラグがオンにセットされて
いる場合、ゲスト・プログラムを中止し、制御をホスト
・プログラムに渡し、ゲストのＩＰＴＥ命令の実行をシ
ミュレートする。若し、このような通知割込みが行なわ
れることになっているならば、ステップ５１からステッ
プ５６に進み、該ＣＰＵによる現在のＳＩＥ命令の実行
を終了し、ＣＰＵを非エミュレーション状態にセットす
る。

次いで、ステップ５７で、ホスト制御プログラムに制御
を渡す。

本発明は、ステップ５１で、ゲストＩＰＴＥ命令実行中
にＩＰＴＥ通知割込みフラグがオフである場合に呼出さ
れる。その場合、ステップ５２に進み、現在のＳＩＥ命
令によってアクセスされたＳＤにあるゲストＭＰアドレ
ス・フィールド（ＧＭＰＡ）の内容を検査する。若し、
ＧＭＰＡの内容が０ならば、関連ＳＤが表わすＵＰゲス
トを指示する。

反対に、若し、ＧＭＰＡの内容が非Ｏならば。

現在のＳＤが仮想ＭＰシステムの仮想ＣＰＵを表わすこ
とを意味し、結合子Ａを介して第１Ｄ図に進む。第１Ｄ
図では、現にアドレス指定されているＳＤが表わすゲス
トの仮想ＣＰＵの１つでＭＰゲストが実行中のＩＰＴＥ
命令を処理する。

第１Ｃ図のステップ５２で、ＧＭＰＡの内容が○であっ
てＵＰゲストを表わす場合、ステップ５３に進み、ＵＰ
ゲストのＩ　ＰＴＥ命令がアドレス指定したゲスト・ペ
ージ・テーブル項目を無効にする。すなわち、アドレス
指定されたゲストＰＴＥの無効ビットをオンにセットす
る。次いで、ステップ５４で、このＰＵのゲストＴＬＢ
項目が無効にされる。

次いで、ステップ５５で、この、ＵＰゲストのＩＰＴＥ
命令の動作を完了する。

若し、ステップ５２で、アクセスされているＳＤが、Ｍ
Ｐゲストの仮想ＣＰＵを表わすなら、前述のように、第
１Ｄ図のステップ５８に進み、現にアクセスされている
ＳＤのＧＭＰＡフィーノ？ドの非０の内容からアドレス
指定されたインタロック・フィールドＧＭＰの状態を検
査する。ＧＭＰインタロックは、ＭＰゲストのＰＴＥの
アクセスを制御する。若し、このＧＭＰインタロックが
オン状態（１）にセットされていれば、ＭＰゲストのＰ
ＴＥの無効化は禁止され、ステップ６９Ａに進んで、現
在のＳＩＥ命令の実行を終了し、ＣＰＵを非エミュレー
ション状１にセットする。次いで、ステップ６９Ｂで、
ＣＰＵはホスト制御プログラムを呼出し、その実行を開
始するが、終了したＭＰゲストが、インタロックがオフ
にリセットされるのを待っている間に、ＣＰＵを他のゲ
ストにタスク指名できる。ＣＰＵを他のゲストにタスク
指名できるのは次の理由による。すなわち、インタロッ
クがオフにセットされるまで、インタロックされたゲス
ト・プログラムとともに実ＣＰＵを待たせ、比較的長期
間にわたって実ＣＰＵを非生産的に拘束しておく代りに
、インタロックを比較的長期間にわたってオンにし、よ
り効率的にＣＰＵを他のゲストのために実行させること
ができる時間があるからである。

しかしながら、若し、ステップ５８で、ＧＭＰフィール
ドがオフ状態（０）であれば、ステップ５９に進み、Ｇ
ＭＰビットを１にセットする、すなわち、インタロック
をオンにセットし、それ以後、このＧＭＰインタロック
・フィールドがオフ状態（０）にセットされるまで、他
の仮想ＣＰＵまたはホストがＭＰゲストの主記憶装置を
アクセスするのを阻止する。ＧＭＰフィールドの検査お
よびセツティングは、システム／３７０の比較およびス
ワップ命令のような、ハードウェア的にインタロックさ
れた更新動作によって行なう。

次にステップ６１で、現在のゲストＩＰＴＥ命令がアド
レス指定したゲストＰＴ、Ｅの無効ビットをオンにセッ
トする。次いでステップ６２で、このＣＰＵの、現在の
ゲストＩＰＴＥ命令のオペランドが見つけた、ステップ
６１で無効になったゲストＰＴＥを使用したゲストＴＬ
Ｂ項目を無効にする。

次にステップ６３で、ＩＰＴＥ信号６４を実ＭＰシステ
ムの他の実ＣＰＵに放送する。放送信号は、放送中のＣ
ＰＵを識別し、良好な実施例における他のＣＰＵのＩＰ
ＴＥオペランドを表示する。

第７Ａ図〜第７Ｃ図の代替実施例の場合、放送信号６４
はまた、ＭＰゲストのＩＰＴＥ命令が実行中であること
も表示する。応答するＩＰＴＥ信号７７は各受信ＣＰＵ
から受取る。ステップ６６で、・他の全ＣＰＵの応答が
表示された場合、ステップ６７に進み、このＧＭＰフィ
ールドはオフ状態（０）にリセットされ、ステップ６８
で、このＭＰゲストＩＰＴＥ命令の動作は完了する。

第１Ｅ図は、実ＭＰの他の各実ＣＰＵがＩＰＴＥ放送を
提供するＣＰＵに応答するプロセスを表わす。受信した
放送信号は、各受信ＣＰＵの割込みトラップをセットす
るが、その時の動作が何であっても、受信ＣＰＵがその
動作を完了するのを止めたりはしない。放送信号は、第
１Ｂ図からの放送信号４５のようなホストＩＰＴＥ命令
を実行するＣＰＵによって、または、第１Ｄ図からの放
送信号６４のようなＭＰゲストＩＰＴＥ命令を実行する
ＣＰＵから送られていることがある。第１Ｅ図の実施例
の目的の場合、放送は、それがポストエＰＴＥの場合で
あるか、またはＭＰゲストエＰＴＨの場合であるかを指
示しなくてもよい。

ステップ７１で、割込みトラップがセットされると、ス
テップ７２で、現在の命令を実行中のマイクロコードま
たはハードウェア、あるいは、受信ＣＰＵで実行中の動
作の動作終了信号をセンスする。次いで、ＣＰＵはステ
ップ７３を実行し、受信ＣＰＵでトラップされた放送Ｉ
　ＰＴＥオペランド信号によって見つかったＴＬＢ項目
を無効にする。このように、ステップ７３では、トラッ
プされたＩＰＴＥオペランドによって見つかったゲスト
また□はホストのＴＬＢ項目が無効になる。

ステップ７４で、受信ＣＰｔＪがエミュレーション状態
であるかどうかを検査する。若し、受信ＣＰＵがエミュ
レーション状態ではないならば、ホスト・プログラムを
実行中であり、ノーの出口から直ちにステップ７６に進
む。その時点で、ゲス）−ＴＬＢ項目は無効にならない
。

反対に、ステップ７４で、若し、受信ＣＰＵがエミュレ
ーション状態であれば、イエスの出口からステップ７５
に進み、受信ＣＰＵで影響を受けたすべてのゲストＴＬ
Ｂ項目（すなわち、無効になるホスト・ページをアドレ
ス指定する項目が除去される。

次にステップ７６で、受信ＣＰＵは応答信号７７を放送
ＣＰＵへ送り、放送ＩＰＴＥ信号の応答処理が受信ＣＰ
Ｕによって完了したことを表示する。次いで、ステップ
７８で、受信ＣＰＵは、ステップ７２の動作終了を行な
う命令または動作に続く次の命令を実行する。

第１Ｃ図では、本発明の動作により、ＵＰゲストＩＰＴ
Ｅ命令の放送動作がなかったが、このようなＵＰゲスト
放送が不要となった理由は、第１Ａ図における新規のＳ
ＩＥ命令実行呼出しプロセスによるものである。確かに
、ＳＤは、その間、２番目のＣＰＵで実行し、最初のＣ
ＰＵのゲスト’Ｉ’　Ｌ　Ｂ項目を有効のままにしてお
いたならば、最初のＣＰＵは、異なったＳＤによって実
行（ラン）しようとする場合、これらのゲストＴ　Ｌ　
Ｂ項目を使用することができない。その理由は、最初の
ＣＰＵのゲストのＳＩＥ命令呼出しの間に、ステップ３
２で、次のゲストのＳＤアドレスの不一致状態が発見さ
れると、ステップ３４へ進み、そのＣＰＵのゲスト項目
のすべてを除去するからである。

同じ事が、最初のＳＤが後に最初のＣＰＵにタスク指名
される場合にも起きるが、それはステップ３３のＣＰＵ
Ｉ　Ｄの比較が不一致の場合、ステップ３４に進むから
である。

このような有効なゲストＴＬＢ項目を、それらが最初の
ＣＰＵにタスク指名されたもう１つのゲストによって除
去される場合に、最初のＣＰＵに残しておいても支障は
ない。若し、ホスト・プログラムが次に最初のＣＰＵに
タスク指名されるならば、影響を受けたＴＬＢ項目は除
去されず、ホスト・プログラムがそのアドレス変換の項
目にある空間を必要とするにつれて、ＴＬＢから除去す
ることができる。

従って、ＵＰゲストしかサポートしない実ＭＰシステム
では、放送の唯一の理由はホストＩＰＴＥ命令実行をサ
ポートすることである。

本発明は、ＵＰまたはＭＰゲスト・プログラムにより、
現に存在するゲストＴＬＢ項目の再使用可能性を、最後
にタスク指名された同じＣＰＵにおける次の再タスク指
名の間、可能にする。各ＣＰＵのＴＬＢ項目は、ゲスト
またはホストのアドレス変換としてフラグ表示され、ゲ
スト項目およびホスト項目はどちらも、それぞれのフラ
グ・ビットにより同時に存在することがある。

それ故、ゲストＴＬＢ項目再使用可能性は、ＵＰゲスト
またはＭＰゲストのＣＰＵで実行中のゲスト・プログラ
ムに利用可能である。ゲストＴＬＢ項目再使用可能状態
は、第１Ａ図のステップ３２および３３において一致が
生じた場合に存在する。

ＣＰＵに現に存在するゲストＴＬＢ項目は、゛若し、そ
の間に該ＣＰＵが別のゲスト・プログラムにタスク指名
されていたならば、再タスク指名されたゲスト・プログ
ラムによる使用は不可能である。その理由は、再タスク
指名されたゲスト・プログラムは、現に存在するゲスト
ＴＬＢ項目がこのゲスト・プログラム用なのか、または
その間にタスク指名されたゲスト・プログラム用なのか
分らないからである。この再使用不可能状態は第１Ａ図
のステップ３２の不一致の場合に生じる。

また、現に存在するゲストＴＬＢ項目は、若し、その間
にこのゲストが２番目のＣＰＵにタスク指名されていた
ならば、最初のＣＰＵに再タスク指名されたゲスト・プ
ログラムによって、再使用可能ではない。これは、ゲス
トＩＰＴＥまたはＰＴＬＢ動作が、最初のＣＰＵのゲス
トＴＬＢ項目に影響を与えなかった２番目のＣＰＵに生
していることがあるからである。この再使用不可能な状
態は第１Ａ図のステップ３３の不一致の場合に生じる。

実施例における選択的な各ＴＬＢ無効化ステップ４２．
５４．６２．７３．１４２，１７３または１８２は、適
切なハードウェア簡略化のトレードオフを行なう場合、
小量のオーバキル（過度のＴＬＢ無効化）によって実行
される。例えば、ＴＬＢハードウェアは、ＴＬＢの各適
合クラスに複数項目（一般に２項目）を有するセット連
想方式になるように設計されている場合、ステップ４２
等は、Ｉ　’Ｐ　Ｔ　Ｅオペランドによって見つかった
適当クラスにある全項目を無効にできる。これは恐らく
、ホストまたはゲストのＴＬＢ項目とみられる幾つかの
余分なＴＬＢ項目を無効にする。このオーバキルによっ
ても尚、現に存在する他のすべてのＴＬＢ項目が、後に
プログラムによる使用のために残される。

第７Ａ図〜第７Ｃ図は、第１Ａ図〜第１Ｅ図の方法の代
替方法の実施例で、ＭＰの各ＣＰＴＪのマイクロコード
またはハードウェアで実現される。

これらの実施例の基本的な相違は、第７Ａ図〜第７Ｃ図
の実施例がＰＲＧＴフラグ・フィールドを使用しない（
このようなフラグの必要性もない）ことである。もう１
つの相違は、第７Ａ図〜第７Ｃ図の実施例が、送信ホス
トＩＰＴＥと送信ＭＰゲストＩＰＴＥを見分ける放送信
号を用いることである。第１の実施例の第１Ａ図〜第１
Ｅ図の各プロセスは、第１Ｃ図および第１Ｄ図のゲスト
■ＰＴＥ命令プロセスが第２の実施例でも使用される点
を除き独特のプロセスである。

第７Ａ図の方法のステップは、対応する第１Ａ図のステ
ップに似ている。両図の類似ステップの参照数字の下２
桁が同じ数字を用いている。ただし、第１Ａ図のステッ
プ３１および３６は、第７Ａ図に対応するステップがな
く、スキップされていることが分る。あるいはまた、第
７Ａ図のプロセスは、第１Ａ図のプロセスのように動作
し、第７Ａ図の方法によって呼出されたゲスト・プログ
ラムが、第７Ａ図のプロセスの動作の完了後に存在する
ゲストＴＬＢ項目を確実に使用できる。

第７Ｂ図は第２の実施例のホストＩＰＴＥ命令の実行を
示す。同じ実施例のゲストＩＰＴＥ命令の実行は、第１
の実施例の第１Ｃ図および第１Ｄ図の場合と同じである
。

第７Ｂ図のステップ１４０で、ホストＩ　ＰＴＥ命令の
実行が開始される。ステップ１４１で、ホストＰＴＥ無
効ビットをオンにセットし、ホストＩＰＴＥ命令が識別
したホスト・ページ・テーブル項目（ＰＴＥ）を無効に
する。次にステップ１４２で、このＣＰＵの、ステップ
１４１で無効になったホストＰＴＥを利用する変換を含
む対応するホストＴＬＢ項目を無効にする。対応するホ
ストＴＬＢ項目は、ステップ４２で、関連Ｉ　ＰＴＥ命
令のオペランドによって見つかる。

次に、ステップ１４９で、このＣ，ＰＵで影響を受けた
全ゲストＴＬＢ項目を無効にする。次いでステップ１４
４で、実ＭＰにおける他の実ＣＰＵに、関連ホストＩＰ
ＴＥ命令の信号を放送し、ホストＩＰＴＥが実行中であ
り、ＩＰＴＥオペランドを渡しているので、他の各実Ｃ
ＰＵは影響を受けたゲストＴＬＢ項目を無効化で、きる
。

ステップ１４７で、他の実ＣＰＵからの全応答１７７を
、第７Ｃ図のプロセスを実行した、ＭＰでの他の各実Ｃ
Ｐ　Ｕによって、放送ＣＰＵへ送った時点を表示する。

次にステップ１４８で、ホストＰＴＥ命令の動作を完了
した後、ホスト・プログラムは次の動作に移行できる。

第７Ｃ図は、第１の実施例の第１Ｅ図に類似の放送ＣＰ
ＵへのＩＰＴＥ応答を実行する。従って、第１Ｅ図のス
テップの参照数字と、対応する第７０図のステップの参
照数字の下２桁は同じ数字である。従って、第７Ｃ図の
ステップ１７１で１割込トラップは、受信した放送Ｉ　
Ｐ　ＴＥ倍信号よって受信ＣＰＵにセットされる。第７
Ｃ図のステップ１７１の割込みトラップに与えられた放
送信号は、放送が第１Ｄ図からのＭＰゲスｈＩＰＴＥ命
令の場合か、または第７Ｂ図からのホストＩＰＴＥ命令
の場合かを指示するゲスト信号またはホスト信号を含む
。この標識は、割込みトラップ動作の一部分として受信
ＣＰＵの１ビツトによって保持できる。これは、第１の
実施例の動作とは異なる。第１の実施例では、放送ＣＰ
ＵはそのＩＰＴＥ命令がＭＰゲスト用かホスト用かを知
らせる必要はない。その理由はその情報を第１Ｅ図の受
信ＣＰＵが使用しないからである。

ステップ１７１のＩＰＴＥ割込みトラップの設定に応答
して、受信ＣＰＵはステップ１７２で、次の終了動作を
センスし、受信ＣＰＵを次の命令に直行させる代りに、
第７Ｃ図に示した本発明の方法を実行するステップ１８
１へのマイクロコードまたはハードウェア分岐を実行す
る。ステップ１８１で、ホストまたはＭＰゲスト信号が
ステップ１７１の割込みトラップによって記憶されたか
どうかを検査する。このゲストまたはホスト信号は第７
Ｃ図で使用され、ゲストＴＬＢ項目の選択的無効化を実
行するか、または受信ＣＰＵのＴＬＢから、影響を受け
た全ゲスト項目を除去するかどうかを決定する。

ステップ１８１で、若し、トラップされた信号がＭＰゲ
ストＩＰＴＥ放送用であれば、ステップ１８２に進み、
放送信号が指定した、影響を受けたゲストＴＬＢ項目を
選択的に無効にする。

ステップ１８１で、若し、トラップされた信号が放送ホ
ストＩＰＴＥ信号であれば、ステップ１８３に進み、受
信ＣＰＵのＴＬＢにゲストＴＬＢ項目があれば、ステッ
プ１８４に進み、影響を受けたゲストＴＬＢ項目全部を
除去する。次いで、ステップ１７３で、ステップ１７１
でトラップされた放送ホストＩＰＴＥオペランドが見つ
けた、受信ＣＰＵのホストＴＬＢ項目を選択的に無効に
する。

ステップ１７６で、放送ＩＰＴＥ命令の処理が受信ＣＰ
Ｕで完了したことを知らせる信号１７７をＩ　ＰＴＥ放
送Ｃ、Ｐ　Ｕに返送する。また、ステップ１７１のトラ
ップ（ステップ７１のトラップに同じ）は、放送ＭＰゲ
ストの場合は第１Ｅ図の放送プロセスから、または、放
送ホストＩＰＴＥの場合は第７Ｂ図からの放送ＣＰＵの
ＣＰＵＩＤを記録する。従って、この応答信号１７７は
ステップ１７６によって放送ＣＰＵに送られ、受信ＣＰ
Ｕによる応答ＩＰＴＥ動作を完了する。

次にステップ１７８で、応答ＣＰＵは若し、工ＰＴＥ放
送の干渉が生じなかったなら、ステップ１７２の後に開
始されたはずの次命令を実行する。

従って、第７Ａ図〜第７Ｃ図の実施例は、最後のタスク
指名から存在するゲストＴＬＢ］ｆ目を無効にせずに、
ゲストＴ　Ｌ　Ｂ項目を、同じＣＰＵで、ＳＩＥ命令の
最後のタスク指名から同じＳＩＥ命令の次のタクス指名
に渡すことを可能にすることにより、第１Ａ図〜第１Ｅ
図の実施例の利点を保持する。第１Ａ図〜第１Ｅ図の実
施例の利点（第７Ａ図〜第７Ｃ図の実施例には存在しな
い）は、ＣＰＵのどれかがホストＩＰＴＥ命令を実行す
るごとに、実ＭＰのあらゆる実ＣＰＵでのＣ，ＰＵ動作
に割込み、実ＭＰで影響を受けたゲスト項目を無効にす
ることである。そして、第１Ａ図〜第１Ｅ図の実施例で
は、不利点を避けるため、全ＣＰＵのＰＲＧＴフラグを
用い、ＣＰＵのどれかがホスト・プログラムを実行中（
すなわち、非エミュレーション状態で）、全ホストＩＰ
ＴＥ動作のゲストＴＬＢ無効化動作を取除く。ＰＲＧＴ
フラグ動作により、全ホストＩＰＴＥ命令が（その数に
関係なく）実行され、任意のゲストの次のタスク指名に
関連して累積し、それによって実ＣＰＵは、ＳＩＥ呼出
し中に、全ゲストＴＬＢ項目を一回に除去し、前の全ホ
ストＩＰＴＥ命令を実行する余地を与えることができる
。前の全ホストＩＰ’ＴＥ命令実行の場合、ゲストＴＬ
Ｂ無効化の延期を積重ねることにより、実ＭＰシステム
の性能が著しく改善される。ＳＩＥ命令をサポートする
システｌ−・ハードウェアでは、ＳＩＥ命令を使用しな
いホスト・プログラムは、ゲストＴＬＢ項目除去のオー
バヘッドをしよいこまない。

第８図は、ゲスト命令（ＩＰＴＥ命令ではない）をシミ
ュレートしている間のホスト・プログラムによる動作を
示す。すなわち、ゲス１へ命令は仮想ＣＰＵのゲスト・
プログラムの中にあり、解釈実行の範囲内で実行される
べきタイプの命令ではないものとされていた。このよう
な命令の通知割込みは、その命令をシミュレートできる
ホスト・プログラムに制御を戻すことにより実行される
。

（ホスト・プログラムによるゲスト命令のシミュレーシ
ョンは、ＩＢＭのＶＭ／３７０型プログラムのプログラ
ミング等におけるような、ハイパバイサ・プログラミン
グ技術では周知である。）第８図のステップ２００の、
ホスト・プログラムによるゲスト命令のシミュレーショ
ンの間に、本発明の方法を呼出すためステップ２０１に
進む。

ステップ２０１で、シミュレートされている命令を含む
ゲスト・プログラムが使用中の仮想ＣＰＵを現に表わし
ているＳＤにあるＧＭＰＡフィールドを検査し、ＳＤが
ＵＰゲストまたはＭＰゲストのどちらの仮想ＣＰＵを表
わしているかを決める。

若し、ＧＭＰＡフィールドが非Ｏ状態ならば、ＭＰゲス
トの仮想ＣＰＵを表わし、ステップ２０２に進み、ステ
ップ２０１で検査したＧＭＰＡフィールドによってアド
レス指定されたＧＭＰインタロック・フィールドをアク
セスし、検査する。若し、Ｇ　Ｍ、　Ｐフィールドが１
の状態にセットされているなら、このＭＰゲストのもう
１つの仮想ＣＰＵのインタロックがオンであることを表
わす。このインタロックは、仮想ＣＰＵがインタロック
をオンにセットすること髪除き、ＭＰゲストの′他の全
仮想ＣＰＵが、Ｍ、　Ｐゲストのページ・テーブル項目
（ＰＴＥ）を無効にするのを阻止する。すなわち、ＧＭ
Ｐインタロックがオンの場合、ＰＴＥ無効化は、ＭＰゲ
ストのもう１つの仮想ＣＰＵによる場合、または該ＭＰ
ゲストのもう１つの仮想ＣＰＵに代るホスト・シミュレ
ーション・ソフトウェアによる場合を含めて、ＭＰゲス
トの他のあらゆる仮想ＣＰＵによって阻止される。若し
、ＧＭＰフィールドが１の状態にあるならば、ステップ
２０３で、通常の待期・通知またはスピン・ソフトウェ
ア・ロッキング手法によりインタロックを解く。ステッ
プ２０２で、ＧＭＰフィールドが０の状態の場合、ステ
ップ２０４に進み、ＧＭＰフィールドを１の状態にセッ
トし、このプログラム・シミュレーションのインタロッ
クをオンにセットすることにより、他の仮想ＣＰＵによ
る命令または、そのホスト・プログラム・シミュレーシ
ョンがＭＰゲストＰＴＥを無効にするのを阻止する。

ステップ２０１で、若し、ＧＭＰＡフィールドがＯにセ
ットされていれば、ＵＰゲストの命令がシミュレートさ
れていることを示し、その場合、検査すべきＧＭＰはな
いので、ステップ２０５に飛び、ステップ２０２．２０
３または２０４の動作は行なわれない。

ステップ２０５で、ホスト・シミュレーション・プログ
ラムは、ゲスト・セグメント・テーブルおよびゲスト・
ページ・テーブルを使用して、シミュレートされている
ゲスト命令の（複数の）オペランド・アドレスをラフ１
−ウェアにより変換する。

次いで、ステップ２０６で、ソフトウェアは、変換され
た（複数の）アドレスを用い、シミュレ−１〜されてい
る命令の要求に従ってＭＰゲスト主記憶装置でオペラン
ド・データの取出しまたは書込みを実行する。

次にステップ２０７で、関連ＳＤのＧＭＰＡフィールド
を再検査し、このシミュレーションがＵＰゲストまたは
ＭＰゲストのどちらのシミュレーションであるかを再度
決定する。若し、ＧＭＰＡが非Ｏなら、ＭＰゲストのシ
ミュレーションであり、ステップ２０８に進む。若し、
ＧＭＰＡが０なら、ＵＰゲストのシミュレーションであ
り、ステップ２０９に進む。

ＭＰゲストの場合、ステップ２０８で、ＧＭＰを０にセ
ットしてＧＭＰインタロック・フィールドをオフにセッ
トする。ステップ２０９で、ステップ２００で呼出され
たホスト制御プログラム・シミュレーション・プロセス
の動作を継続する。

前記実施例では、ＴＬＢは１回に１ゲストの項目の保持
しかできないものと仮定する。しかしながら、ＴＬＢに
は各ゲストＴＬＢ項目とともにゲスト識別子が含まれ、
特定のＴＬＢ項目と特定のゲストを関連づけることがで
きる。このように、複数のゲストは、実ＣＰＵにそれぞ
れのＴＬＢ項目を同時に持つことがある。そして、どち
らの実施例のプロセスも、その動作をいつでも、特定の
ゲストＩ　Ｐ’ＴＥまたはホストＩＰＴＨの項目に指向
することにより動作できる。特定のゲストエＰＴＥの無
効化は、必ずしも他のゲストのＴＬＢ項目に影響を及ぼ
すことなく、実ＭＰシステムの全ＣＰＵにおける特定の
ゲストのＴＬＢ項目だけを無効にする。ホストＩＰＴＥ
の無効化は、ゲストＴＬＢ識別子を考慮せずに全ゲスト
ＴＬＢ項目を無効にする。

［発明の効果］ 本発明は、″ゲストＴＬＢ除去（ＰＲＧＴ）フラグ″を
設けることにより、システムの各々の実ＣＰＵは、ホス
トＰＴＥ無効化により、実システムの各ＣＰＵにおいて
影響を受けたゲストＴＬＢ変換がいつ信頼できなくなっ
たかを知ることができる。本発明は、ゲストＴＬＢ変換
を、ＣＰＵが非エミュレーション・モードであるうちは
、無効にすることができないように、各ＣＰＵのＰＲＧ
Ｔフラグを処理し、各ＣＰＵが再びエミュレーション・
モードになるときしか１．ゲストＴＬＢ項目の無効化が
生じないようにする。この型のＰＲＧＴフラグによる制
御の主な利点は、システムの各ＣＰＵの全ゲストＴＬＢ
項目を無効にするために。

ホスト・ページ・テーブル項目を無効にする度に、ホス
ト・モードのｃｒｔｌ）をその動作に割込ませる−　比
較的低速のプロセスの場合がある　−　のを避けること
である。従って、実システムの各ＣＰＵのＰＲＧＴフラ
グは、ホスト・プログラムがホストＰＴＥを無効にする
度に、セラ１−されるが、その際、ゲストＴＬＢは無効
にされない。それ故、ホスト・モードの間のそれぞれの
時点での複数のＩ　ＰＴＥ無効化の場合、複数回の、時
間を要するゲストＴＬＢ無効化動作を避けることができ
る。

また、ＣＰＵのゲストＴＬＢ無効化、は、若し、該ＣＰ
Ｕが後にエミュレーション・モードに移らなければ、完
全に避けることができる−

【図面の簡単な説明】

第１図は第１Ａ図〜第１Ｅ図から成る、ゲストＴＬＢ除
去フラグを使用する本発明の方法の良好な実施例の１つ
を示す概要図、 第１Ａ図は実システム上のゲスト動作製呼出すための呼
出プロセスを表わす流れ図、 第１Ｂ図はホストのページ・テーブル項目無効化（ＩＰ
ＴＥ）命令を実マルチプロセッサ・システム上で実行す
る際に必要なプロセスを表わす流れ図。 第１Ｃ図はＵＰシステム上でゲストＩＰＴＥ命令を実行
する際のプロセスを表わす流れ図、第１Ｄ図はＭＰクシ
ステム上ゲストＩ　Ｐ　Ｔ　Ｅ命令を実行する際のプロ
セスを表わす流れ図、第１Ｅ図はＭＰにおける他の実Ｃ
ＰＵがＩＰＴＥ放送信号を受信する際のプロセスを表わ
す流れ図、 第２図は１つのＵＰゲストをサポートする、密に結合さ
れた主記憶装置およびシステム領域記憶を有する実ＭＰ
システムを示す図、 第３図は１つのＵＰゲストの代りに１つのＭＰゲストを
サポートする以外は第２図と同じ実ＭＰシステムを示す
図、 第４図は１つのＵＰゲストおよび１つのＭＰゲストの両
者を含む以外は第２図または第３図と同じ実ＭＰシステ
ムを示す図、 第５図はＵＰゲストと、ＭＰゲス）−の任意の組合せか
ら成る以外は、第２図〜第４図と同じハードウェア・シ
ステムを示す図、 第６図はＳＩＥ命令を実行中のＣＰＵからＴＬＢを除去
する従来の方法を示す図、 第７図は第７Ａ図〜第７Ｃ図から成る、ゲストＴＬＢ除
去フラグを使用しない代替実施例を示す概要図、 第７Ａ図はゲストＴＬＢ除去フラグを設けずに本発明を
利用する実ＵＰシステムまたは実ＭＰシステムにおける
ゲスト呼出しを表わす流れ図、第７Ｂ図はＭＰシステム
の実ＣＰＵで実行中のホストＩＰＴＥ命令の処理を表わ
す流れ図、第７Ｃ図は実ＭＰシステムにおける他のＣＰ
ＵがＩＰＴＥ放送信号を受信する際のプロセスを表わす
流れ図、 第８図は、同じＭＰゲスト上で、直接に動作するゲスト
・プログラム、およびゲスト・プログラムに代るホスト
・プログラムによるアクセスの間のＭＰゲストの仮想記
憶装置のアクセスを調整するのに必要なインタロック・
プロセスの流れ図である。 １１・・・・システム制御装置（ＳＣ）、１２・・・・
主記憶装置（ＭＳ）、１３・・・・システム記憶領域。 第１図 第７図 又４８ 第１Ｅ図 第２図 第ｊ−図 第４図 第６図 第１頁の続き ■発明者　ピータ−・バーマン　アメ ス・トールマン　ラス ０発　明　者トーツス・オスカー・　アメカーリ−、サ
ード　−ト リカ合衆国ニューヨーク州ポーキプシー、ヒルス・テ聞
番地 リカ合衆国ニューヨーク州ポーキプシー、グレン・コ２
番地 手続補正書彷式） ％式％ １、事件の表示 昭和５９年　特許願　第２３８７００号２、発明の名称 アドレス変換処理方法 ３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和６０年２月２６日 ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書の第３頁１５行〜１９行の「論文・・・・１９８
３」を次のとおりに補正する。

Claims (1)

1. 【特許請求の範囲】 実主記憶装置を有するデータ処理システム（ホスト）に
   おいてエミュレートされたゲスト・システム（ゲスト）
   によるアドレス変換を処理する方法であって、該ホスト
   ・システムにおける実ＣＰＵの変換ルックアサイド・バ
   ッファ（ＴＬＢ）内のゲスト識別項目（ゲストＴＬＢ項
   目）にゲスト・アドレス変換を挿入するものにおいて。 該データ処理システムにおける各仮想ＣＰＵを定義する
   ための状態記述制御ブロック（ＳＤ）を実記憶装置内に
   設け、 前記ＳＤの各々に対する独特なＳＤ識別子（ＳＤＩ）を
   定義し。 実ＣＰＵごとに、当該ＣＰＵによって前に使用されたＳ
   Ｄに対する識別子（ＳＤＩ）を含む少なくとも１つのＳ
   Ｄｇ別子７ィールド（ＳＤＡＲ）を設け、 実ＣＰＵに対する５ＤＡＲを、実ＣＰＵにおけるタスク
   指名された各ゲストに対するＳＤのＳＤ識別子（ＳＤＩ
   ）にセットし、 実ＣＰＵに前に入れられたＳＤＩの内容と、実ＣＰＵに
   おける次のゲストのＳＤＩとを比較し、次のＳＤＩと実
   ＣＰＵに対する５ＤＡＲにおけるＳＤＩとが一致した場
   合、実ＣＰＵのゲストＴＬＢ項目を無効化せず、現に存
   在するゲストＴＬＢ項目を再変換せずにゲスト・プログ
   ラムに対するゲストが使用できるようにし、 それによって前記データ処理システムが単一の実ＣＰＵ
   を持つことを特徴とするアドレス変換処理方法。