JP2980327B2 - 命令処理装置 - Google Patents
命令処理装置Info
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- JP2980327B2 JP2980327B2 JP1244486A JP24448689A JP2980327B2 JP 2980327 B2 JP2980327 B2 JP 2980327B2 JP 1244486 A JP1244486 A JP 1244486A JP 24448689 A JP24448689 A JP 24448689A JP 2980327 B2 JP2980327 B2 JP 2980327B2
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- conversion
- instruction
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- program interrupt
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概 要〕 複数のアドレス空間からなる仮想記憶装置を持った命
令処理装置に関し、任意のアドレス空間上のデータを参
照するための効率的な仮想記憶アドレス空間アクセス機
能をもった命令処理装置に関する。
令処理装置に関し、任意のアドレス空間上のデータを参
照するための効率的な仮想記憶アドレス空間アクセス機
能をもった命令処理装置に関する。
ハードウェアの増加と制御回路の複雑化を招くことな
しにアクセスレジスタ変換処理を実現し，高いコストパ
フォーマンスを得ることを目的とし， 命令のベースレジスタ番号によって索引されるアクセ
スレジスタの内容によりアドレス空間を指定するセグメ
ントテーブルオリジン（STO）を求めるアクセスレジス
タ変換処理過程中に，該変換処理が行われていることを
指示する手段を設け， 変換処理過程中にプログラム割込み例外が検出された
場合，その情報を保持し，該例外を識別するプログラム
割込みコードとともに，プログラム割込みエミュレート
ルーチンが走行する主記憶領域上に格納するように構成
した。
しにアクセスレジスタ変換処理を実現し，高いコストパ
フォーマンスを得ることを目的とし， 命令のベースレジスタ番号によって索引されるアクセ
スレジスタの内容によりアドレス空間を指定するセグメ
ントテーブルオリジン（STO）を求めるアクセスレジス
タ変換処理過程中に，該変換処理が行われていることを
指示する手段を設け， 変換処理過程中にプログラム割込み例外が検出された
場合，その情報を保持し，該例外を識別するプログラム
割込みコードとともに，プログラム割込みエミュレート
ルーチンが走行する主記憶領域上に格納するように構成
した。
本発明は、複数のアドレス空間からなる仮想記憶装置
を持った命令処理装置に関し、特に任意のアドレス空間
上のデータを参照するための効率的な仮想記憶アス空間
アクセス機能をもった命令処理装置に関する。
を持った命令処理装置に関し、特に任意のアドレス空間
上のデータを参照するための効率的な仮想記憶アス空間
アクセス機能をもった命令処理装置に関する。
近年の命令処理装置に対する要求として、従来の仮想
記憶装置におけるアドレス空間の限界を越えて，複数の
アドレス空間のデータを直接，ユーザプログラムからア
クセスすることを可能にするアーキテクチャーが望まれ
ている。本発明は，そのための１つの制御手段を提供す
る。
記憶装置におけるアドレス空間の限界を越えて，複数の
アドレス空間のデータを直接，ユーザプログラムからア
クセスすることを可能にするアーキテクチャーが望まれ
ている。本発明は，そのための１つの制御手段を提供す
る。
従来の仮想記憶方式の命令処理装置においては，第３
図に示すように，コントロールレジスタ（CR1）によっ
て指定される単一のアドレス空間内のデータをアクセス
する事のみが許されていた。従って，複数のアドレス空
間内のデータを参照するためにはコントロールレジスタ
（CR1）の内容を入れ替える必要があり，オペレーティ
ングシステムの管理下におかれていた。この状況下では
ユーザプログラムが直接，複数のアドレス空間にまたが
ってデータの処理をすることは許されなかった。
図に示すように，コントロールレジスタ（CR1）によっ
て指定される単一のアドレス空間内のデータをアクセス
する事のみが許されていた。従って，複数のアドレス空
間内のデータを参照するためにはコントロールレジスタ
（CR1）の内容を入れ替える必要があり，オペレーティ
ングシステムの管理下におかれていた。この状況下では
ユーザプログラムが直接，複数のアドレス空間にまたが
ってデータの処理をすることは許されなかった。
ところが仮想記憶空間の拡大の要求が従って，ユーザ
プログラムから直接ベースレジスタ番号によって決まる
アドレス空間へのアクセスが許される必要が生じた。
プログラムから直接ベースレジスタ番号によって決まる
アドレス空間へのアクセスが許される必要が生じた。
このため機構としては，次のような方法が考えられ
る。即ち，ユーザの使う複数のアドレス空間に対し，そ
れらの空間を指定するアクセスリストとそれぞれの空間
に対応するセグメントテーブルとを用意し，またそのテ
ーブルに対するポインタであるセグメントテーブルオリ
ジン（STO）を複数個持ち，そのいずれのSTOを使うか
を，アクセスで使われるベースレジスタ番号によって索
引されるアクセスレジスタの内容によって決定するもの
である。
る。即ち，ユーザの使う複数のアドレス空間に対し，そ
れらの空間を指定するアクセスリストとそれぞれの空間
に対応するセグメントテーブルとを用意し，またそのテ
ーブルに対するポインタであるセグメントテーブルオリ
ジン（STO）を複数個持ち，そのいずれのSTOを使うか
を，アクセスで使われるベースレジスタ番号によって索
引されるアクセスレジスタの内容によって決定するもの
である。
第４図により，その概要を説明する。まず命令21によ
り指定されるベースレジスタ番号により指定されるアク
セスレジスタ番号22を選択し，その内容のアクセスリス
トエントリトークンALETを用いて実記憶空間に置かれた
アクセスリスト23を索引する。アクセスリスト23の情報
はSTOを指定する情報であり，それにより１つのSTO24を
選択し，セグメントテーブル25を決定するものである。
り指定されるベースレジスタ番号により指定されるアク
セスレジスタ番号22を選択し，その内容のアクセスリス
トエントリトークンALETを用いて実記憶空間に置かれた
アクセスリスト23を索引する。アクセスリスト23の情報
はSTOを指定する情報であり，それにより１つのSTO24を
選択し，セグメントテーブル25を決定するものである。
しかし第４図の方式は，アクセスリストの参照処理に
時間を要するため，アクセスをさらに高速化するために
はアクセスレジスタの内容の一部とSTOとを対にして記
憶する変換緩衝機構ALBが通常の場合導入される。
時間を要するため，アクセスをさらに高速化するために
はアクセスレジスタの内容の一部とSTOとを対にして記
憶する変換緩衝機構ALBが通常の場合導入される。
第５図は，そのような変換緩衝機構ALBの概要を示
す。
す。
第５図において,ALB27は，アクセスレジスタ22の内容
の一部のALET（アクセスリストエントリトークン）とST
Oとを対にして登録するものであり，命令21から取り出
したベースレジスタ番号によりアクセスレジスタ22を選
択すると，その内容のALETを用いてALB27を検索する。A
LB27がヒットした場合，読み出されたデータからSTOを
取り出す。またミスヒットした場合は,ALETを用いて，
アクセスリストを参照し,STOを求める。
の一部のALET（アクセスリストエントリトークン）とST
Oとを対にして登録するものであり，命令21から取り出
したベースレジスタ番号によりアクセスレジスタ22を選
択すると，その内容のALETを用いてALB27を検索する。A
LB27がヒットした場合，読み出されたデータからSTOを
取り出す。またミスヒットした場合は,ALETを用いて，
アクセスリストを参照し,STOを求める。
ここでアクセスレジスタの内容により実記憶空間内の
アクセスリストを索引し，その結果を変換緩衝機構ALB
に登録するための機能をすべてハードウェアにより実現
しようとすると著しいハードウェア量の増大を招く。
アクセスリストを索引し，その結果を変換緩衝機構ALB
に登録するための機能をすべてハードウェアにより実現
しようとすると著しいハードウェア量の増大を招く。
また上記変換過程において，実記憶空間内のアクセス
リスト索引時に必要とされる機能は，データのフェッ
チ，ビットの検査，数値の比較など既に存在するハード
ウェア機能と同様なものであるため，専用回路を設けた
ならば類似の回路の二重にもつ無駄が生じる。
リスト索引時に必要とされる機能は，データのフェッ
チ，ビットの検査，数値の比較など既に存在するハード
ウェア機能と同様なものであるため，専用回路を設けた
ならば類似の回路の二重にもつ無駄が生じる。
さらに上記変換過程を試験するために，変換中に見つ
かった例外をコンディションコードで報告し，変換例外
識別コードを指定されたレジスタに挿入する命令が必要
となるが，このような命令を実行するための制御回路
は，著しく複雑なものとなる。たとえばこのような命令
には以下に述べるTAR命令,LRA命令,TPROT命令と呼ばれ
るものがある。
かった例外をコンディションコードで報告し，変換例外
識別コードを指定されたレジスタに挿入する命令が必要
となるが，このような命令を実行するための制御回路
は，著しく複雑なものとなる。たとえばこのような命令
には以下に述べるTAR命令,LRA命令,TPROT命令と呼ばれ
るものがある。
TAR命令は，新規に作成したアクセスリストを試験す
る命令であり,ALET情報を指定して索引し，結果の正否
を調べるものである。
る命令であり,ALET情報を指定して索引し，結果の正否
を調べるものである。
LRA命令は，仮想アドレスから実アドレスを求める命
令であり,OSがある仮想アドレスを使用できるかどうか
を試験するために発行し，その仮想アドレスが使用でき
ない場合，即ち変換例外を起こした場合にはコンディシ
ョンコードCCで応答させ，そのアドレスを指定したレジ
スタに格納するものである。
令であり,OSがある仮想アドレスを使用できるかどうか
を試験するために発行し，その仮想アドレスが使用でき
ない場合，即ち変換例外を起こした場合にはコンディシ
ョンコードCCで応答させ，そのアドレスを指定したレジ
スタに格納するものである。
そしてTPROT命令は，プロテクションキーを指定した
結果の正否を試験する命令である。
結果の正否を試験する命令である。
本発明は，アクセスレジスタ変換により，複数のアド
レス空間に存在するデータを参照する仮想記憶方式の命
令処理装置において，ハードウェアの増加と制御回路の
複雑化を招くことなしにアクセスレジスタ変換処理を実
現し，高いコストパフォーマンスを得ることを目的とし
ている。
レス空間に存在するデータを参照する仮想記憶方式の命
令処理装置において，ハードウェアの増加と制御回路の
複雑化を招くことなしにアクセスレジスタ変換処理を実
現し，高いコストパフォーマンスを得ることを目的とし
ている。
本発明は，アクセスレジスタを用いる変換緩衝機構
（ALB）のミスヒット時に実記憶空間のアクセスリスト
を参照してALBに登録する処理やTAR,LRA,TPROTなどのア
クセスレジスタ変換試験命令の制御を，既存のハードウ
ェア回路を利用して実現するものである。
（ALB）のミスヒット時に実記憶空間のアクセスリスト
を参照してALBに登録する処理やTAR,LRA,TPROTなどのア
クセスレジスタ変換試験命令の制御を，既存のハードウ
ェア回路を利用して実現するものである。
第１図は本発明の原理図である。
１は，命令処理装置である。
２は，命令レジスタである。
３は，アクセスレジスタ（AR）である。
４は，アクセスレジスタ変換緩衝機構（ALB）であ
る。
る。
５は，マイクロプログラムルーチンにより動作する命
令実行制御部である。
令実行制御部である。
６は，アクセスレジスタ変換処理過程にあることを表
示するARプロセスラッチ（AR_PROC−LCH）である。
示するARプロセスラッチ（AR_PROC−LCH）である。
７は，プログラム割込みコード（PGMIC）である。
８は，主記憶装置である。
９は，アクセスリストである。
10は，エミュレートルーチン走行領域である。
11は，プログラム割込みエミュレートルーチンであ
る。
る。
12は，プログラム割込み情報である。
命令実行制御部５は,AR変換過程でALB4がミスヒット
するときおよびTAR,LRA,TPROTなどのAR変換試験命令の
実行時にARプロセスラッチ６をONにセットし,AR変換過
程中であることを意味させる。また変換処理の終了ある
いはAR変換試験命令の実行終了によりARプロセスラッチ
６をOFFにリセットする。
するときおよびTAR,LRA,TPROTなどのAR変換試験命令の
実行時にARプロセスラッチ６をONにセットし,AR変換過
程中であることを意味させる。また変換処理の終了ある
いはAR変換試験命令の実行終了によりARプロセスラッチ
６をOFFにリセットする。
プログラム割込みコード７は,AR変換例外を示すフラ
グ（Ｔビット）と,AR変換試験命令実行中であることを
示すフラグ（Ｓビット）とを有し，それぞれの事象発生
時に値を設定される。
グ（Ｔビット）と,AR変換試験命令実行中であることを
示すフラグ（Ｓビット）とを有し，それぞれの事象発生
時に値を設定される。
プログラム割込み情報12は，プログラム割込みコード
とAR変換試験命令の識別情報とを含み，プログラム割込
み発生時に設定される。
とAR変換試験命令の識別情報とを含み，プログラム割込
み発生時に設定される。
プログラム割込みエミュレートルーチン11は，一般命
令実行中のAR変換例外発生時およびAR変換試験命令の実
行時にプログラム割込みにより起動され，プログラム割
込み情報12を参照して，所定の処理をエミュレートす
る。
令実行中のAR変換例外発生時およびAR変換試験命令の実
行時にプログラム割込みにより起動され，プログラム割
込み情報12を参照して，所定の処理をエミュレートす
る。
第１図において，一般命令実行中に，アクセスレジス
タの内容の一部とSTOを対にして登録した変換緩衝機構
（ALB）がヒットしなかった場合，もしくはAR変換の試
験のための命令（TAR,LRA,TPROT命令など）が実行され
る場合に，命令実行制御部５において起動されるマイク
ロプログラムルーチンによりARプロセスラッチをセット
する。
タの内容の一部とSTOを対にして登録した変換緩衝機構
（ALB）がヒットしなかった場合，もしくはAR変換の試
験のための命令（TAR,LRA,TPROT命令など）が実行され
る場合に，命令実行制御部５において起動されるマイク
ロプログラムルーチンによりARプロセスラッチをセット
する。
もしAR変換中に例外を検出した場合には,AR変換中の
例外であることを示すフラグ（Ｔビット）とともに,AR
変換試験命令の実行中であることを示すフラグ（Ｓビッ
ト）と該AR変換例外を識別するプログラム割込みコード
とプログラム割込みエンミュレートルーチンが走行する
主記憶領域上に格納し，プログラム割込みエミュレート
ルーチンを呼び出す。
例外であることを示すフラグ（Ｔビット）とともに,AR
変換試験命令の実行中であることを示すフラグ（Ｓビッ
ト）と該AR変換例外を識別するプログラム割込みコード
とプログラム割込みエンミュレートルーチンが走行する
主記憶領域上に格納し，プログラム割込みエミュレート
ルーチンを呼び出す。
プログラム割込みエミュレートルーチンでは,Tビット
があって,Sビットがない場合には通常のプログラム割込
みのエミュレートを行い,Tビットがあって,Sビットがあ
る場合にはコンディションコードを変更し，変換例外識
別コードを指定されたレジスタに挿入しAR変換試験命令
のエミュレートを行う。
があって,Sビットがない場合には通常のプログラム割込
みのエミュレートを行い,Tビットがあって,Sビットがあ
る場合にはコンディションコードを変更し，変換例外識
別コードを指定されたレジスタに挿入しAR変換試験命令
のエミュレートを行う。
第２図に本発明の１実施例によるハードウェア構成を
示す。
示す。
図示された回路は命令実行パイプラインのＷサイクル
（D,A,T,B,E,Wサイクルのパイプラインにおけるもの）
における要部構成を示したものである。
（D,A,T,B,E,Wサイクルのパイプラインにおけるもの）
における要部構成を示したものである。
WXCはＷサイクルのExceptionコードを保持するレジス
タであり,WXV（Ｗ Exception Valid）があるときその
内容はシフトされ,PGMICレジスタに保持され，そこから
主記憶上へと格納される。
タであり,WXV（Ｗ Exception Valid）があるときその
内容はシフトされ,PGMICレジスタに保持され，そこから
主記憶上へと格納される。
AR_PROCESSラッチは，命令実行制御のマイクロプログ
ラムにより，セット，リセットされ,WXVがあるときWXC
とともにＴビットとしてPGMICレジスタに格納され,AR変
換の途中で例外が検出されたことを示す。
ラムにより，セット，リセットされ,WXVがあるときWXC
とともにＴビットとしてPGMICレジスタに格納され,AR変
換の途中で例外が検出されたことを示す。
またAR_PROCESSラッチとWXV信号によりW_NULLIFY信号
が生成され,PSW IARの更新を禁止し，無効化をする。W
_OPCODEはNR_OPCODEレジスタにシフトされ保持されデコ
ードされて主記憶上に格納される。
が生成され,PSW IARの更新を禁止し，無効化をする。W
_OPCODEはNR_OPCODEレジスタにシフトされ保持されデコ
ードされて主記憶上に格納される。
またW_OPCODEは直接デコードされ,TAR,LRA,TPROTなど
のAR変換試験命令を識別したとき,PGMICレジスタのＳビ
ットをセットし,AR変換試験命令が実行されたことを示
す。
のAR変換試験命令を識別したとき,PGMICレジスタのＳビ
ットをセットし,AR変換試験命令が実行されたことを示
す。
PGMICレジスタ上のＴビットは,FORCE_HPV_ON_PX信号
を生成し，プログラム割込みエミュレートルーチンの走
行するステート（ハイパーバイザHPVモード）へとステ
ートをスイッチする。
を生成し，プログラム割込みエミュレートルーチンの走
行するステート（ハイパーバイザHPVモード）へとステ
ートをスイッチする。
以上本発明によれば,AR変換中に例外が検出された場
合およびAR変換試験命令が実行された場合，必要な情報
を主記憶上に格納することができ，割込みエミュレート
ルーチンに効率よく制御を渡すことができる。
合およびAR変換試験命令が実行された場合，必要な情報
を主記憶上に格納することができ，割込みエミュレート
ルーチンに効率よく制御を渡すことができる。
これにより，特別な専用ハードウェアを設けることな
く，エミュレートルーチンによりAR変換例外処理やAR変
換試験処理を実行することができるため，コストパフォ
ーマンスの良い複数アドレス空間を操作可能な仮想記憶
方式の命令処理装置を実現することができる。
く，エミュレートルーチンによりAR変換例外処理やAR変
換試験処理を実行することができるため，コストパフォ
ーマンスの良い複数アドレス空間を操作可能な仮想記憶
方式の命令処理装置を実現することができる。
第１図は本発明の原理図，第２図は本発明の１実施例に
よるハードウェア構成図，第３図は従来のコントロール
レジスタによるアドレス空間指定方式の説明図，第４図
は従来のアクセスレジスタを用いてアドレス空間を指定
するAR変換処理方式の説明図，第５図は従来のAR変換緩
衝機構の説明図である。 第１図中， 1:命令処理装置 2:命令レジスタ 3:アクセスレジスタ（AR） 4:アクセスレジスタ変換緩衝機構（ALB） 5:命令実行制御部 6:ARプロセスラッチ（AR_PROC_LCH） 7:プログラム割込みコード 8:主記憶装置 9:アクセスリスト 10:エミュレートルーチン走行領域 11:プログラム割込みエミュレートルーチン 12:プログラム割込み情報
よるハードウェア構成図，第３図は従来のコントロール
レジスタによるアドレス空間指定方式の説明図，第４図
は従来のアクセスレジスタを用いてアドレス空間を指定
するAR変換処理方式の説明図，第５図は従来のAR変換緩
衝機構の説明図である。 第１図中， 1:命令処理装置 2:命令レジスタ 3:アクセスレジスタ（AR） 4:アクセスレジスタ変換緩衝機構（ALB） 5:命令実行制御部 6:ARプロセスラッチ（AR_PROC_LCH） 7:プログラム割込みコード 8:主記憶装置 9:アクセスリスト 10:エミュレートルーチン走行領域 11:プログラム割込みエミュレートルーチン 12:プログラム割込み情報
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−78642（ＪＰ，Ａ) 特開 昭59−140564（ＪＰ，Ａ) 特開 昭56−33736（ＪＰ，Ａ) 日経コンピュータ 1988年９月12日号 （日経ＢＰ社、1988年）ｐ．105−109 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/10
Claims (2)
- 【請求項１】命令の主記憶オペランドの有効アドレスを
求める際に、ベースレジスタ番号によってアクセスレジ
スタを索引し、該索引されたアクセスレジスタの内容に
よりアドレス空間を指定するセグメントテーブルオリジ
ン（STO）を求めるアクセスレジスタ変換により、複数
のアドレス空間に存在するデータを参照する仮想記憶方
式の命令処理装置において、 上記アクセスレジスタ変換の処理過程中である事を表示
する第１の手段と、 該第１の手段がアクセスレジスタ変換の処理過程中であ
ることを表示している間にプログラム割込み例外の検出
を行う第２の手段と、 該第２の手段がプログラム割込み例外を検出した場合、
アクセスレジスタ変換の処理過程中のプログラム割込み
例外であることを示す情報と、該プログラム割込み例外
の内容を識別する情報とを含むプログラム割込みコード
を、プログラム割込みエミュレートルーチンが走行する
主記憶領域上に格納する第３の手段とを備えることを特
徴とする命令処理装置。 - 【請求項２】請求項（１）において、プログラム割込み
例外は一般命令実行時にアクセスレジスタを用いる変換
緩衝機構（ALB）がヒットしなかった場合および予め定
められたアクセスレジスタ変換試験命令が実行された場
合であることを特徴とする命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244486A JP2980327B2 (ja) | 1989-09-20 | 1989-09-20 | 命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244486A JP2980327B2 (ja) | 1989-09-20 | 1989-09-20 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105644A JPH03105644A (ja) | 1991-05-02 |
| JP2980327B2 true JP2980327B2 (ja) | 1999-11-22 |
Family
ID=17119384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244486A Expired - Fee Related JP2980327B2 (ja) | 1989-09-20 | 1989-09-20 | 命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980327B2 (ja) |
-
1989
- 1989-09-20 JP JP1244486A patent/JP2980327B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経コンピュータ １９８８年９月１２日号（日経ＢＰ社、１９８８年）ｐ．１０５−１０９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105644A (ja) | 1991-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |