JPH10283253A - 制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 実アドレス生成処理の高速化を図る。 【解決手段】 初期設定に基づいてマップメモリ（図示
せず）の仮想アドレス・実アドレスの変換情報を参照し
て上位実アドレスを取得し、この取得した上位実アドレ
スとオフセットをインクリメンタ１０３でインクリメン
トして得られる値から命令コード格納メモリ実アドレス
１０２を生成し、この生成した実アドレス１０２により
命令コードを取り出す。この動作を繰り返しページオー
バー検出回路１０４でページオーバーを検出すると、イ
ンクリメンタ１０６でインクリメントしてページを進
め、モジュールＮｏ、ページＮｏと共にマップメモリア
ドレス１０７を生成し、マップメモリを参照して生成し
たマップメモリアドレスに対応する実アドレスの命令コ
ードを取り出す。ページを進める以外はマップメモリを
参照しないので処理の高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は制御命令を高速実
行し、かつ高機能化する制御装置に関するものである。

【０００２】

【従来の技術】図８は、例えば計装システムに採用され
ている従来の制御装置の機能ブロック図である。図にお
いて、１はコントローラ制御命令実行主体である３２ビ
ットμＰ、 ２はコントローラ制御命令コードを格納す
る命令コード格納メモリと使用するコントローラ制御プ
ログラムのモジュールＮｏ、ページＮｏにより決定する
仮想アドレス・実アドレス変換情報を格納するマップメ
モリ（仮想メモリ）からなるメモリ部である。

【０００３】３はソースエリアとのＩ／Ｆを行なうＥＩ
バスＩ／Ｆ、４は各種割り込み検出・制御を行なう割込
制御回路である。すなわち、この計装システムにおいて
は、３２ビットμＰがすべてのコントローラ制御命令を
実行し、３２ビットμＰ周辺回路にて各種割り込み検出
・制御を行なっている。

【０００４】図９は、前記メモリ部２のデータ構造図で
ある。図において、５は命令コード格納メモリ、６はモ
ジュール０／ページ０用の命令コードが格納されるエリ
ア、７はモジュール０／ページ１用の命令コードが格納
されるエリア、８はモジュール２５５／ページ１２７用
の命令コードが格納されるエリアである。

【０００５】なお、この例では、１ページは、７ビッ
ト、１２８ステップで構成されいて、また、１モジュー
ルはプログラムの機能単位で構成されるので、１つの機
能のプログラムではモジュールＮｏの変化はない。

【０００６】図に示すように、命令コードはページ単位
（この例では７ビット、１２８ステップ）で配置される
為、実行する命令のモジュールＮｏまたはページＮｏが
切り替わった場合は、対応するモジュールＮｏ／ページ
Ｎｏ用の命令コードが格納されるエリアの上位実アドレ
スを認識する必要がある。

【０００７】そこで、マップメモリ９を用意し、図に示
すように全てのモジュールＮｏ／ページＮｏ用命令コー
ド格納エリアの上位実アドレスを格納する。マップメモ
リ９のＡ，Ｂ，Ｃはそれぞれ上位実アドレスで、命令コ
ード格納メモリ５のエリア６，７，８の上位実アドレス
である。

【０００８】この場合、マップメモリ９は、命令コード
格納メモリ５とは別のＨ／Ｗのメモリとしておく必要が
ある。但し、図８ではメモリ部２として一括表示してお
り、区別していない。

【０００９】図１０は、従来の制御装置（コントローラ
制御命令実行処理機構）の動作を示すフロー図である。
図において、５はコントローラ制御命令コードを格納す
る命令コード格納メモリで、図９で図示したものであ
る。９は使用するコントローラ制御プログラムのモジュ
ールＮｏとページＮｏにより決定する仮想アドレス・実
アドレス変換情報を格納するマップメモリ（仮想メモ
リ）で、仮想アドレス・実アドレス変換テーブルとな
り、図９で示したものである。

【００１０】１０は使用するコントローラ制御プログラ
ムのモジュールＮｏを格納する３２ビットμＰ１の内部
レジスタ、１１は使用するコントローラ制御プログラム
のページＮｏを格納する３２ビットμＰ１の内部レジス
タ、１２は使用するコントローラ制御プログラムのオフ
セット（プログラムステップ）、

【００１１】１５は内部レジスタ１０のモジュールＮｏ
と、内部レジスタ１１のページＮｏから生成されるマッ
プメモリ９のアドレス、１６は前記マップメモリ９の出
力であり、命令コード格納メモリ５の上位実アドレスを
示す。

【００１２】１７は上位実アドレス１６とオフセット１
２から生成される命令コード格納メモリ５のアドレス
（実アドレス）、１８は前記命令コード格納メモリ５の
出力データであり、コントローラ制御命令コードであ
る。

【００１３】１９はコントローラ制御命令コード１８を
デコードする命令コードデコード処理部、２０はデコー
ド処理部１９によるデコード結果に従い、ソースエリア
のアドレスを生成するソースアドレス生成部であり、生
成されたソースアドレスは後述の演算データ収集部２１
もしくは演算結果格納処理部２３にて使用される。

【００１４】２１は演算用データを収集する演算データ
収集部、２２は演算データ収集部２１にて収集された演
算データを用いて演算を実行する演算部、２３は演算部
２２による演算結果を格納する演算結果格納処理部、２
４はオフセットをインクリメントするオフセットインク
リメント処理部である。

【００１５】次に動作について説明する。 （１）従来のコントローラ制御命令実行機能では、３２
ビットμＰが、実行するコントローラ制御命令の内部レ
ジスタ１０，１１のモジュールＮｏとページＮｏより、
マップメモリ９のアドレス（仮想アドレス）を生成し、 （２）生成されたマップメモリアドレスにてマップメモ
リ９をリードすることにより、マップメモリにて仮想ア
ドレス・実アドレス変換し出力される命令コード格納メ
モリの上位実アドレスと３２ビットμＰ内部レジスタに
格納されたオフセットに対応する命令コード格納メモリ
のエリアより命令コードがフェッチされる。

【００１６】（３）次にフェッチした命令コードをデコ
ードすることにより、命令種別を判別すると共にソース
エリアのアドレスを生成し、 （４）生成されたソースアドレスにてソースエリアに対
しアクセスし、演算用データを収集する。最後に収集さ
れた演算用データを用いて演算を実行し、演算結果を格
納した後、オフセットをインクリメントし命令実行が完
了する。

【００１７】（５）また、３２ビットμＰ周辺には割り
込み検出・制御回路が設けられ、外部回路にてソースエ
リアに対するアクセス時のエラー検出、割り込み制御を
行なう。

【００１８】

【発明が解決しようとする課題】従来のコントローラ制
御命令実行機能は以上のように構成されており、３２ビ
ットμＰがすべての命令を実行している為、命令実行速
度は３２ビットμＰの処理速度に依存する。その為、命
令実行速度の高速化が期待できず、また、すべての命令
を３２ビットμＰにて実行する為のＦ／Ｗ設計量が増大
する。

【００１９】この発明は上記のような課題を解決する為
になされたものであり、命令実行を高速化する制御装置
を得ることを目的とする。

【００２０】

【課題を解決する為の手段】

（１）この発明に係るコントローラ制御命令実行装置
は、計算機機能を有し、マップメモリに格納された仮想
アドレス・実アドレスの変換情報を参照して命令コード
格納メモリにページ単位で格納された命令コード格納メ
モリ実アドレスの命令コードを取り出して実行しプラン
ト等を制御する制御装置において、初期設定する場合と
上記ページを変更する場合は、上記マップメモリの仮想
アドレス・実アドレスの変換情報を参照して上位実アド
レスを取得し、取得した上位実アドレスを命令コード格
納メモリ実アドレスとして命令コードを取り出し、上記
の場合以外は、上記取得した上位実アドレスとオフセッ
トをインクリメントして得られる値から命令コード格納
メモリ実アドレスを生成し、生成した命令コード格納メ
モリ実アドレスの命令コードを取り出すようにした命令
コード収納メモリ実アドレス生成手段を備えたものであ
る。

【００２１】（２）また、計算機機能を有し命令コード
を実行してプラント等を制御する制御装置本体と、計算
機機能を有しマップメモリに格納された仮想アドレス・
実アドレスの変換情報を参照して命令コード格納メモリ
にページ単位で格納された命令コード格納メモリ実アド
レスの命令コードを取り出し上記制御装置本体の命令コ
ードとする命令実行装置とで制御装置を構成し、上記命
令実行装置は、初期設定する場合と上記ページを変更す
る場合は、上記マップメモリの仮想アドレス・実アドレ
スの変換情報を参照して上位実アドレスを取得し、取得
した上位実アドレスを命令コード格納メモリ実アドレス
として命令コードを取り出し、上記の場合以外は、上記
取得した上位実アドレスとオフセットをインクリメント
して得られる値から命令コード格納メモリ実アドレスを
生成し、生成した命令コード格納メモリ実アドレスの命
令コードを取り出すようにした命令コード収納メモリ実
アドレス生成手段を備えたものである。

【００２２】（３）また、計算機機能を有し命令コード
格納メモリに格納された命令コードを実行してプラント
等を制御する制御装置本体、および計算機機能を有する
命令実行装置で制御装置を構成し、命令コード中に上記
制御装置本体での命令コードと、上記命令実行装置での
命令コードとを区分するコードを入れておき、命令実行
の際、上記命令コードを上記区分に応じて判別する第１
の判別手段を上記制御装置本体に設け、この第１の判別
手段による判別結果に応じて上記制御装置本体または上
記命令実行装置が命令を実行するようにしたものであ
る。

【００２３】（４）また、上記（３）において、制御装
置本体で実行する命令コード中にソースエリアアドレス
生成有無を区分するコードを入れておき、命令実行の
際、上記ソースエリアアドレス生成有無を判別する第２
の判別手段を上記制御装置本体に設け、この第２の判別
手段の判別結果に応じて上記ソースエリアアドレスを生
成するようにしたものである。

【００２４】（５）また、上記（３）または（４）にお
いて、第１の判別手段、または、第１と第２の判別手段
を制御装置本体の代わりに命令実行装置に具備するよう
にしたものである。

【００２５】（６）また、計算機機能を有し命令コード
格納メモリに格納された命令コードを実行してプラント
等を制御する制御装置本体、および計算機機能を有する
命令実行装置で制御装置を構成し、外部から所望のソー
スエリアアドレスを指定し、命令実行の際、実行命令が
上記指定したソースエリアアドレスと一致する命令であ
ると、この命令実行後に処理を停止する割込手段を上記
命令実行装置に設けたものである。

【００２６】（７）また、計算機機能を有し命令コード
格納メモリに格納された命令コードを実行してプラント
等を制御する制御装置本体、および計算機機能を有する
命令実行装置で制御装置を構成し、外部から所望のプロ
グラムカウンタのカウント値を指定し、命令実行の際、
実行命令が上記指定したプログラムカウンタのカウント
値と一致する命令であると、この命令実行後に処理を停
止する割込手段を上記命令実行装置に設けたものであ
る。

【００２７】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態を図に基づ
いて説明する。図１は、この発明の実施の形態１〜４に
係るコントローラ制御命令実行装置１０００の機能を示
す構成図である。図１において、図８と同一の部分につ
いては同一の符号を付し説明を省略する。

【００２８】図において、１００は命令コード格納メモ
リの実アドレスを生成する命令コード格納メモリ実アド
レス生成部、２００はＨ／Ｗ実行命令とＦ／Ｗ実行命令
を識別すると共にソースエリアのアドレス生成有無を判
別する命令コードデコード部、

【００２９】３００はソースエリアのアドレスを生成す
るソースエリアアドレス生成部、４００はＨ／Ｗにより
命令を実行する命令実行（演算）部、５００はソースエ
リアとのＩ／Ｆを行なうＥＩバスＩ／Ｆ部、６００は各
種割り込み検出・制御を行なう割込制御部である。

【００３０】上記コントローラ制御命令実行装置１００
０は、図示するように３２ビットμＰ１、メモリ部２
（図８で図示の制御装置）と機能的につながっている。

【００３１】図２は、この実施の形態１の命令コード格
納メモリアドレス生成部１００のブロック図である。

【００３２】図２において、１０１は３２ビットμＰの
データバス及びメモリ部のデータバスで、１回目は初期
設定された上位実アドレスが送られ、２回目以降はマッ
プメモリを参照した上位実アドレスが送られる。１０２
は上位実アドレスとオフセットから生成される命令コー
ド格納メモリ実アドレス、

【００３３】１０３はオフセットを自動インクリメント
するインクリメンタ、１０４はインクリメントされたオ
フセットが１ページの最大値を越えていないか（以下ペ
ージオーバーと称す）チェックするページオーバー検出
回路で、オフセットが１２８ステップになるとページオ
ーバーとなる。

【００３４】１０５はページオーバー検出回路１０４に
てページオーバー検出時に出力されるページＮｏインク
リメント指示、１０６はページＮｏインクリメント指示
１０５に従い、ページＮｏをインクリメントするインク
リメンタ、１０７は使用されるプログラムのモジュール
ＮｏとページＮｏから生成されるマップメモリアドレ
ス、

【００３５】１０８は命令コード格納メモリ実アドレス
１０２とマップメモリアドレス１０７のセレクト信号、
１０９は前記セレクト信号１０８によりメモリアドレス
をセレクトするメモリアドレスセレクタ、

【００３６】１１０はメモリアドレスセレクタ１０９に
よりセレクトされたメモリアドレスであり、ページオー
バー検出回路１０４にてページオーバーが検出された場
合はマップメモリアドレス１０７がセレクトされ、他の
場合は命令コード格納メモリ実アドレス１０２がセレク
トされる。

【００３７】次に動作について説明する。図３はこのコ
ントローラ制御命令実行装置における命令コード格納メ
モリの実アドレス生成フローである。図において、点線
で示される部分は３２ビットμＰの処理である。 （１）はじめに、３２ビットμＰより、コントローラ制
御命令実行装置１０００の内部レジスタに、使用するプ
ログラムのモジュールＮｏ、ページＮｏ、および、この
モジュールＮｏ、ページＮｏよりマップメモリを参照し
て得られる命令コード格納メモリ実アドレスの初期値が
設定され、命令実行が起動される（ステップＳ１〜
４）。

【００３８】（２）命令実行起動により、コントローラ
制御命令実行装置１０００は、初期設定された命令コー
ド格納メモリ実アドレス１０２を用いて命令コード格納
メモリをリードし（Ｓ５）、命令コードをフェッチす
る。 （３）次に命令コード格納メモリ実アドレス１０２のオ
フセットをインクリメントすると同時に（Ｓ６）、

【００３９】（４）インクリメントされたオフセットに
てページオーバーチェックし（Ｓ７）、 （５）ページオーバーが発生していない場合は、インク
リメントされた命令コード格納メモリ実アドレスを用い
て命令コード格納メモリをリードし（Ｓ５）、命令コー
ドをフェッチする。以後、ページオーバーが発生するま
で、本動作が繰り返される（Ｓ５〜Ｓ７）。

【００４０】（６）ページオーバーが発生した場合は、
ページＮｏをインクリメントし、すでに設定されている
モジュールＮｏとインクリメントされたページＮｏより
マップメモリアドレスを生成し（Ｓ９）、 （１０）マップメモリをリードすることにより（Ｓ１
０）、生成したマップメモリアドレスに対応する命令コ
ード格納メモリの上位実アドレスを収集し、次のページ
Ｎｏに対応する命令コード格納メモリの実アドレスを生
成する（Ｓ１１）。

【００４１】（１１）生成された命令コード格納メモリ
実アドレスにて命令コード格納メモリをリードし、命令
コードをフェッチする。以降は、前記動作を繰り返す。

【００４２】従来は、毎回マップメモリを参照し命令コ
ード格納メモリの実アドレスを生成していたのに対し、
このコントローラ制御命令実行装置では、ページオーバ
ーが発生した場合だけマップメモリを参照する為、従来
に比べ命令コードのフェッチ時間を短縮でき、コントロ
ーラ制御命令を高速実行できると共に、３２ビットμＰ
による命令実行処理を削減できる。

【００４３】また、このコントローラ制御命令実行装置
では、マップメモリと命令コード格納メモリを同一メモ
リとすることが可能である為、部品点数の削減すなわち
装置のコスト低減・小型化が可能となる。

【００４４】このコスト低減・小型化のメリットが生じ
る理由は、従来では、マップメモリのバスと命令コード
格納メモリのアドレスバスが直接つながっているので、
これらのメモリはＨ／Ｗを別メモリとする必要があっ
た。しかし、この実施の形態では、一つのメモリを２領
域に分割して、マップメモリと命令コード格納メモリと
し、命令コード格納メモリに格納される命令コードが分
散格納されていても、どのアドレス位置であるかをリー
ドして実アドレスを認識することができるので、命令コ
ードはどこに格納されていてもよい。

【００４５】なお、命令コードは命令コード格納メモリ
に最初は連続して格納されるが、通常プログラムの変更
・追加・削除が行われるので、命令コードは不連続に格
納されることになり、メモリマップを必要とすることに
なる。

【００４６】実施の形態２．上記実施の形態１では、命
令コード格納メモリ実アドレス生成機能によりコントロ
ーラ制御命令を高速実行する場合について述べたが、同
じく高速処理を実行するため実施の形態２では、図４に
示すように、コントローラ制御命令をＨ／Ｗ実行命令２
０２とＦ／Ｗ実行命令２０３に分類し、Ｈ／Ｗ実行命令
の場合は、全ての処理をＨ／Ｗ（コントローラ制御命令
実行装置）にて実行し、Ｆ／Ｗ実行命令の場合には、３
２ビットμＰで実行し、３２ビットμＰによる命令実行
処理削減及び高速化を図り、また、Ｈ／Ｗによるソース
エリアアドレス生成部３００を設けて更に高速化を図っ
た。

【００４７】Ｈ／Ｗ、Ｆ／Ｗ実行命令識別処理部２０１
を容易にする為、図５のようなコントローラ制御命令コ
ード体系を用いた。図５において、２０５はＨ／Ｗ実行
命令、Ｆ／Ｗ実行命令識別ビットであり、０：Ｆ／Ｗ実
行命令、１：Ｈ／Ｗ実行命令を示す。例えば、Ｈ／Ｗ実
行命令は、使用頻度の高いもの、簡単な処理等を対象と
し、Ｆ／Ｗは複雑な処理を対象とする。

【００４８】２０６は命令種別を示すオペコード、２０
７はソースエリアのアドレス生成に使用するオペランド
である。２０８はオペコード２０６内の２ビットを用い
て、Ｆ／Ｗ実行命令時のソースエリアアドレス生成有無
を示すアドレス生成有無判別ビットであり、図４におけ
るソースエリアアドレス生成有無判別部２０４に使用す
る。ソースエリアアドレス生成無の命令は、アドレス表
示がレジスタで行われるもの、オペコードのみでオペラ
ンドの無いもの等である。

【００４９】ソースエリアアドレス生成有無判別部２０
４は、ソースエリアのアドレス生成を不要とする命令を
容易に判別し、無駄なアドレス生成処理時間を削減する
為に行なう。

【００５０】次に動作を説明する。メモリ部２からのコ
ントローラ制御命令は、Ｈ／Ｗ，Ｆ／Ｗ実行命令識別部
２０１で、Ｈ／Ｗ実行命令２０２と、Ｆ／Ｗ実行命令２
０３に区別され、更に、Ｆ／Ｗ実行命令２０３はソース
エリアアドレス生成有無判別部２０４でアドレス生成有
とアドレス生成無の命令コードに判別される。

【００５１】その後、ソースエリアアドレス生成部３０
０で、ソースエリアアドレス生成の必要な命令コードは
ソースエリアアドレスを生成して、図１に示す演算部４
００へ信号を渡す。

【００５２】この実施の形態では、Ｈ／Ｗによる命令実
行機能、Ｆ／Ｗ実行命令時のソースエリアアドレス生成
機能により、コントローラ制御命令の高速実行が可能で
あり、３２ビットμＰによる命令実行処理を削減でき
る。また、コントローラ制御命令コードにＨ／Ｗ実行命
令、Ｆ／Ｗ実行命令識別ビットを付加している為、コン
トローラ制御命令コードのデコードが容易になり、さら
にアドレス生成有無判別ビットを付加することにより無
駄なアドレス生成処理時間を削減できる。

【００５３】実施の形態３．この実施の形態は、コント
ローラ制御命令実行装置で割込処理を行うようにして、
コントローラ制御命令を高速実行し、３２ビットμＰに
よる命令実行処理を削減するものであり、また、コント
ローラ制御命令実行時にユーザにより指定されたソース
エリアに対しアクセスした場合、ソース一致割り込みを
通知する機能を設け、コントローラ制御命令プログラム
のデバッグ性を向上させ、Ｓ／Ｗ開発期間を短縮するこ
とによりコスト低減効果を得るものである。

【００５４】図６はこの実施の形態３のソース一致検出
機能に関するブロック図である。図において、２００は
コントローラ制御命令コードをデコードする命令コード
デコード部、３００はソースエリアのアドレスを生成す
るソースエリアアドレス生成部、４００は命令実行（演
算）部、４０１は命令デコード部２００から出力される
各命令毎のデコード結果、４０２は各命令毎のデコード
結果４０１に従い、対応する処理を行なう演算部、４０
３は演算部４０２からのソースエリアアクセス指示、４
０４はソースエリアアクセス指示４０３に従い、ソース
エリアに対してアクセス処理を行なうソースエリアアク
セス処理部、４０５はソースエリアより収集したデー
タ、または演算部４０２による演算結果である。ソース
エリアに対するアクセスは、演算用データをソースエリ
アより収集する場合と、演算結果をソースエリアに対し
書き込む場合に実施される。５００はソースエリアアク
セス処理部４０４からのソースエリアアクセスに対し、
ソースエリアとのＩ／Ｆを行なうＥＩバスＩ／Ｆ部、５
０１はユーザにより設定される指定ソースエリアアドレ
ス設定レジスタ、５０２はソースエリアアクセス処理部
４０４からアクセスされたソースエリアのアドレスと前
記ソースエリアアドレス設定レジスタ５０１の値を比較
し、一致検出を行なうソースエリアアドレス一致検出
部、５０３は前記ソースエリアアドレス一致検出部から
出力されるソースエリアアドレス一致信号である。６０
０は前記ソースエリアアドレス一致信号５０３を受けて
３２ビットμＰに対する割込信号６０１を出力して処理
を停止する割込制御部である。

【００５５】このような構成で、実行を開始し、ソース
エリアアドレス設定レジスタ５０１で指定した値になる
と割込信号６０１により処理を停止する。そしてデバッ
グ等を行うことができる。

【００５６】この実施の形態では、コントローラ制御命
令実行装置で割込処理を行うようにしたので、コントロ
ーラ制御命令を高速実行できると共に、３２ビットμＰ
による命令実行処理を削減できる。

【００５７】また、コントローラ制御命令プログラムの
バグ、故障発生時のデバッグ性を考慮し、指定したエリ
アに対するアクセスを検出可能とすることにより、コン
トローラ制御命令プログラムのデバッグ、故障発生時の
原因究明を容易にでき、結果的にコントローラ制御命令
プログラムの開発期間、故障発生時の原因究明時間の短
縮によるコスト低減効果が得られる。

【００５８】実施の形態４．この実施の形態は、コント
ローラ制御命令実行装置で割込処理を行うようにして、
コントローラ制御命令を高速実行し、３２ビットμＰに
よる命令実行処理を削減するものであり、また、コント
ローラ制御命令実行時にユーザにより指定された命令を
実行した場合、プログラムカウンタ一致割り込みを通知
する機能を設け、コントローラ制御命令プログラムのデ
バッグ性を向上させ、Ｓ／Ｗ開発期間を短縮することに
よりコスト低減効果を得るものである。

【００５９】図７はこの実施の形態４のプログラムカウ
ンタ一致検出機能に関するブロック図である。図におい
て、１１１は命令コード格納メモリ実アドレス生成部１
００にある現在実行中の命令のプログラムカウンタであ
り、使用するコントローラ制御プログラムのモジュール
Ｎｏ、ページＮｏ、オフセットからなる。

【００６０】４００は前記プログラムカウンタ１１１に
対応する命令を実行する命令実行（演算）部、４０８は
ユーザにより設定されるプログラムカウンタ設定レジス
タ、４０９は現在実行中の命令のプログラムカウンタ１
１１とプログラムカウンタ設定レジスタ４０８の値を比
較し、一致検出を行なうプログラムカウンタ一致検出
部、

【００６１】４１０はプログラムカウンタ一致検出部４
０９から出力されるプログラムカウンタ一致信号であ
る。６００は前記プログラムカウンタ一致信号４１０を
受けて３２ビットμＰに対する割込信号６０１を出力し
て処理を停止する割込制御部である。

【００６２】このような構成で、実行を開始し、プログ
ラムカクンタ設定レジスタ４０８で指定した値になると
割込信号６０１により処理を停止する。そしてデバッグ
等を行うことができる。

【００６３】この実施の形態では、コントローラ制御命
令実行装置で割込処理を行うようにしたので、コントロ
ーラ制御命令を高速実行できると共に、３２ビットμＰ
による命令実行処理を削減できる。

【００６４】また、コントローラ制御命令プログラムの
バグ、故障発生時のデバッグ性を考慮し、指定した命令
を検出可能とすることにより、コントローラ制御命令プ
ログラムのデバッグ、故障発生時の原因究明を容易にで
き、結果的にコントローラ制御命令プログラムの開発期
間、故障発生時の原因究明時間の短縮によるコスト低減
効果が得られる。

【００６５】

【発明の効果】

（１）以上のようにこの発明によれば、命令コード格納
メモリ実アドレスの生成をする際、オフセットをインク
リメントして得るようにし、初期設定時またはページ変
更の際のみマップメモリを参照するようにしたので、制
御命令を高速実行できる。

【００６６】（２）また、命令コード収納メモリ実アド
レスの生成手段を制御装置本体とは別に設けた命令実行
装置に持たせるようにしたので、制御装置本体の負荷が
軽減され、処理の高速実行が可能となる。

【００６７】（３）また、第１の判別手段で、命令コー
ド中の制御装置本体での実行と命令実行装置での実行を
判別して実行するようにしたので、負荷が分散され、処
理の高速化が図れる。

【００６８】（４）また、第２の判別手段で、制御装置
本体で実行する命令コード中のソースアドレス生成有無
を判別するようにしたので、上記判別に応じて実行され
処理効率を上げることができる。

【００６９】（５）また、上記（３）または（４）にお
いて、第１の判別手段、または、第１と第２の判別手段
を命令実行装置に設けるようにしたので、制御装置本体
の負荷が軽減され、処理の高速実行が可能となる。

【００７０】（６）また、命令実行装置を用いて指定し
たソースアドレスで処理を停止するようにしたので、制
御装置本体の負荷が軽減され、処理の高速実行が可能と
なる。また、デバッグが容易に行える。

【００７１】（７）また、命令実行装置を用いて指定し
たプログラムカウンタのカウント値で処理を停止するよ
うにしたので、制御装置本体の負荷が軽減され、処理の
高速実行が可能となる。また、デバッグが容易に行え
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１〜４によるコントロ
ーラ制御命令実行装置の機能構成図である。

【図２】 この発明の実施の形態１によるコントローラ
制御命令実行装置の命令コード格納メモリ実アドレス生
成部の機能ブロック図である。

【図３】 この発明の実施の形態１によるコントローラ
制御命令実行装置の命令コード格納メモリ実アドレス生
成部の動作を示すフローチャートである。

【図４】 この発明の実施の形態２によるコントローラ
制御命令実行装置の命令コードデコード部の機能ブロッ
ク図である。

【図５】 この発明の実施の形態２によるコントローラ
制御命令実行装置で用いる命令コード体系図である。

【図６】 この発明の実施の形態３によるコントローラ
制御命令実行装置のソースエリアアドレス一致検出部の
機能ブロック図である。

【図７】 この発明の実施の形態４によるコントローラ
制御命令実行装置のプログラムカウンタ一致検出部の機
能ブロック図である。

【図８】 従来のコントローラ制御命令実行機能ブロッ
ク図である。

【図９】 従来のコントローラ制御命令実行機能のメモ
リ部のデータ構造図である。

【図１０】 従来のコントローラ制御命令実行動作を示
すフローチャートである。

【符号の説明】

１ ３２ビットμＰ ２ メモリ部 １００ 命令コード格納メモリ実アドレス生成部 １０１ ３２ビットμＰのデータバス及びメモリ部のデ
ータバス １０２ 命令コード格納メモリ実アドレス １０３ インクリメンタ １０４ ページオ
ーバー検出回路 １０５ ページＮｏインクリメント指示 １０６ インクリメンタ １０７ マップメ
モリアドレス １０８ セレクト信号 １０９ メモリア
ドレスセレクタ １１０ メモリアドレス ２００ 命令コー
ドデコード部 ２０２ Ｈ／Ｗ実行命令 ２０３ Ｆ／Ｗ実
行命令 ２０６ オペコード ２０７ オペラン
ド ２０８ アドレス生成有無判別ビット ３００ ソースエリアアドレス生成部 ４００ 命令実行（演算）部 ４０１ デコード
結果 ４０２ 演算部 ４０３ ソースエ
リアアクセス指示 ４０４ ソースエリアアクセス処理部 ４０５ デー
タまたは演算結果 ４０８ プログラムカウンタ設定レジスタ ４０９ プログラムカウンタ一致検出部 ４１０ プログラムカウンタ一致信号 ５００ ＥＩ
バスＩ／Ｆ部 ５０１ 指定ソースエリアアドレス設定レジスタ ５０２ ソースエリアアドレス一致検出部 ５０３ ソースエリアアドレス一致信号 ６００ 割込制御部 １０００ コントロ
ーラ制御命令実行装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】 計算機機能を有し、マップメモリに格納
   された仮想アドレス・実アドレスの変換情報を参照して
   命令コード格納メモリにページ単位で格納された命令コ
   ード格納メモリ実アドレスの命令コードを取り出して実
   行しプラント等を制御する制御装置において、初期設定
   する場合と上記ページを変更する場合は、上記マップメ
   モリの仮想アドレス・実アドレスの変換情報を参照して
   上位実アドレスを取得し、取得した上位実アドレスを命
   令コード格納メモリ実アドレスとして命令コードを取り
   出し、上記の場合以外は、上記取得した上位実アドレス
   とオフセットをインクリメントして得られる値から命令
   コード格納メモリ実アドレスを生成し、生成した命令コ
   ード格納メモリ実アドレスの命令コードを取り出すよう
   にした命令コード収納メモリ実アドレス生成手段を備え
   たことを特徴とする制御装置。
2. 【請求項２】 計算機機能を有し命令コードを実行して
   プラント等を制御する制御装置本体と、計算機機能を有
   しマップメモリに格納された仮想アドレス・実アドレス
   の変換情報を参照して命令コード格納メモリにページ単
   位で格納された命令コード格納メモリ実アドレスの命令
   コードを取り出し上記制御装置本体の命令コードとする
   命令実行装置とで制御装置を構成し、上記命令実行装置
   は、初期設定する場合と上記ページを変更する場合は、
   上記マップメモリの仮想アドレス・実アドレスの変換情
   報を参照して上位実アドレスを取得し、取得した上位実
   アドレスを命令コード格納メモリ実アドレスとして命令
   コードを取り出し、上記の場合以外は、上記取得した上
   位実アドレスとオフセットをインクリメントして得られ
   る値から命令コード格納メモリ実アドレスを生成し、生
   成した命令コード格納メモリ実アドレスの命令コードを
   取り出すようにした命令コード収納メモリ実アドレス生
   成手段を備えたことを特徴とする制御装置。
3. 【請求項３】 計算機機能を有し命令コード格納メモリ
   に格納された命令コードを実行してプラント等を制御す
   る制御装置本体、および計算機機能を有する命令実行装
   置で制御装置を構成し、命令コード中に上記制御装置本
   体での命令コードと、上記命令実行装置での命令コード
   とを区分するコードを入れておき、命令実行の際、上記
   命令コードを上記区分に応じて判別する第１の判別手段
   を上記制御装置本体に設け、この第１の判別手段による
   判別結果に応じて上記制御装置本体または上記命令実行
   装置が命令を実行するようにしたことを特徴とする制御
   装置。
4. 【請求項４】 請求項３記載の制御装置において、制御
   装置本体で実行する命令コード中にソースエリアアドレ
   ス生成有無を区分するコードを入れておき、命令実行の
   際、上記ソースエリアアドレス生成有無を判別する第２
   の判別手段を上記制御装置本体に設け、この第２の判別
   手段の判別結果に応じて上記ソースエリアアドレスを生
   成するようにしたことを特徴とする制御装置。
5. 【請求項５】 請求項３または請求項４記載の制御装置
   において、第１の判別手段、または、第１と第２の判別
   手段を制御装置本体の代わりに命令実行装置に具備する
   ようにしたことを特徴とする制御装置。
6. 【請求項６】 計算機機能を有し命令コード格納メモリ
   に格納された命令コードを実行してプラント等を制御す
   る制御装置本体、および計算機機能を有する命令実行装
   置で制御装置を構成し、外部から所望のソースエリアア
   ドレスを指定し、命令実行の際、実行命令が上記指定し
   たソースエリアアドレスと一致する命令であると、この
   命令実行後に処理を停止する割込手段を上記命令実行装
   置に設けたことを特徴とする制御装置。
7. 【請求項７】 計算機機能を有し命令コード格納メモリ
   に格納された命令コードを実行してプラント等を制御す
   る制御装置本体、および計算機機能を有する命令実行装
   置で制御装置を構成し、外部から所望のプログラムカウ
   ンタのカウント値を指定し、命令実行の際、実行命令が
   上記指定したプログラムカウンタのカウント値と一致す
   る命令であると、この命令実行後に処理を停止する割込
   手段を上記命令実行装置に設けたことを特徴とする制御
   装置。