JP2817267B2 - ブレークアドレス検出装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置のプログラムデバッグ装置の
ブレークアドレス検出装置に利用する。

〔概要〕

本発明はブレークアドレス検出装置において、 中央処理装置が出力するアドレスのうちの下位の一部
のアドレスを比較しその一致結果に基づきブレーク割込
を発生させ、その割込処理中にプログラム手段によりメ
モリまたはレジスタに保存されたアドレス（仮想アドレ
ス）を調べて真にブレークするアドレスかを判定するこ
とにより、 仮想アドレスを出力させる必要がなく、マイクロプロ
セッサも出力信号線の数を押さえることができ、かつア
ドレス変換テーブルが書換えられても常に正しく動作
し、また比較回路の規模を小さくできるようにしたもの
である。

〔従来の技術〕

従来、ブレークアドレス検出装置は、中央処理装置
（以下、CPUという。）が出力する全アドレス信号線に
ついて比較することにより行っていた。

したがってCPUがメモリ管理ユニット（以下、MMUとい
う。）を搭載しており、かつ仮想アドレスにブレークを
かけたいときには、 （１） CPUから仮想アドレスを出力させ、すべてのア
ドレス信号線の出力する仮想アドレスによって比較して
いた。

（２） 他の方式として、ブレークアドレスを設定する
とき、あらかじめ仮想アドレスを実アドレスにプログラ
ムにより変換し、実アドレスによってブレークをかけて
いた。

〔発明が解決しようとする問題点〕

しかし、このような従来のブレークアドレス検出装置
では、CPUがMMUを搭載しており、かつ仮想アドレスにブ
レークをかけたいときには、次の欠点があった。

（１） CPUから仮想アドレスを出力させる方式を採る
と、CPUがマイクロプロセッサの場合には、出力信号線
が増えたり、または複数の信号を時分割して１本の信号
線から出力するために外部回路が複雑になる。

（２） ブレークアドレスを設定するときに、あらかじ
め仮想アドレスを実アドレスにプログラムにより変換
し、実アドレスによってブレークをかける方式を採る
と、プログラム実行中にアドレス変換テーブルが書き換
えられる場合には仮想アドレスと実アドレスとの対応が
合わなくなり正しく動作しなくなる。

また、項目（１）および（２）の方式において、CPU
が出力する全アドレス信号線について比較する方式では
比較回路が大きくなる欠点もあった。

本発明は上記の欠点を解決するもので、仮想アドレス
を出力させる必要がなく、マイクロプロセッサでも出力
信号線の数を押さえることができ、かつアドレス変換テ
ーブルが書換えられても常に正しく動作し、また比較回
路の規模を小さくできるブレークアドレス検出装置を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明は、アクセスするアドレスをアドレスバスに出
力する中央処理装置と、この中央処理装置に上記アドレ
スバスおよびデータバスを介して接続され、ブレーク処
理手段を格納する第一の領域、上記中央処理装置のレジ
スタの内容を退避する第二の領域および戻り番地を格納
する第三の領域を含むメモリとを備え、上記中央処理装
置は、入力するブレーク信号に基づいて割込処理を行い
戻り番地を上記第三の領域に与えて上記ブレーク処理手
段を起動しブレーク処理終了後に上記第三の領域に格納
された戻り番地からプログラムを再開する手段を含み、
上記ブレーク処理手段は、上記中央処理装置により起動
されこのレジスタの内容を上記第二の領域に一時退避し
てブレーク処理を実行する実行手段を含むブレークアド
レス検出装置において、上記アドレスバスのうちの下位
アドレスバスに接続されこの下位アドレスバスの出力と
ブレークをかけるアドレスの下位アドレスとを比較しそ
の一致結果に基づき上記ブレーク信号を出力する下位ア
ドレス比較手段を備え、上記メモリは、上記ブレークを
かけるアドレスが格納された第四の領域を含み、上記ブ
レーク処理手段は、上記第三の領域と上記第四の領域と
の内容を比較しその一致結果に基づき上記実行手段を動
作させる手段を含むことを特徴とする。

〔作用〕

下位アドレス比較手段は下位アドレスバスの出力とブ
レークをかけるアドレスの下位アドレスが格納された下
位アドレス格納領域の内容とを比較しその比較結果が一
致の場合にブレーク信号を中央処理装置に与える。メモ
リの第四の領域にはブレークをかけるアドレスがあらか
じめ格納されていて、起動されたブレーク処理手段はこ
の第四の領域の内容と第三の領域の内容とを比較し比較
結果が一致の場合に実行手段を動作させる。以上の動作
により仮想アドレスを出力させる必要がなく、マイクロ
プロセッサでも出力信号線の数を押さえることができ、
かつアドレス変換テーブルに書換えられても常に正しく
動作し、また比較回路の規模を小さくできる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例ブレークアドレス検出装置のブロ
ック構成図である。第１図において、ブレークアドレス
検出装置は、アクセスするアドレスをアドレスバス40に
出力するCPU10と、CPU10にアドレスバス40およびデータ
バス50を介して接続され、ブレーク処理手段を格納する
第一の領域としてブレーク処理手段格納領域31、CPU10
のレジスタの内容を退避する第二の領域としてレジスタ
退避領域32および戻り番地を格納する第三の領域として
戻り番地格納領域33を含むメモリ30とを備え、CPU10
は、入力するブレーク信号60に基づいて割込処理を行
い、戻り番地を戻り番地格納領域33に与えて上記ブレー
ク処理手段を起動し、ブレーク処理終了後に戻り番地格
納領域33に格納された戻り番地からプログラムを再開す
る手段を含み、上記ブレーク処理手段は、CPU10により
起動されこのレジスタの内容をレジスタ退避領域32に一
時退避してブレーク処理を実行する実行手段を含む。

ここで本発明の特徴とするところは、アドレスバス49
のうちの下位アドレスバス41に接続されブレークをかけ
るアドレスの下位アドレスが格納され下位アドレス格納
領域21および下位アドレスバス41の出力と下位アドレス
格納領域21の内容とを比較しその一致結果に基づきブレ
ーク信号60を出力する下位アドレス比較手段21を備え、
メモリ30は、上記ブレークをかけるアドレスが格納され
た第四の領域としてブレークアドレス格納領域34を含
み、上記ブレーク処理手段は、戻り番地格納領域33とブ
レークアドレス格納領域34との内容を比較しその一致結
果に基づき上記実行手段を動作させる手段を含むことに
ある。

このような構成のブレークアドレス検出装置の動作に
ついて説明する。第２図は本発明のブレークアドレス検
出装置のメモリ管理ユニットのアドレス変換処理を示す
図である。第３図は本発明のブレークアドレス検出装置
の動作を示すフローチャートである。

第２図において、32ビットからなる仮想アドレス１は
上位20ビットと下位12ビットに分けられる。この上位20
ビットは変換テーブル２に対してインデックスとして用
いられ、対応する物理アドレス３の上位20ビットが選択
される。仮想アドレスの下位12ビットはそのまま物理ア
ドレスの下位12ビットとして用いられる。

次に、第１図〜第３図において、あらかじめブレーク
をかけるアドレスをブレークアドレス格納領域34に格納
し、このうち下位12ビットを下位アドレス格納領域21に
もセットしておく（S1）。

プログラムが走行し、CPU10がアドレスにアクセスす
ると（S2）、MMU11がこのアドレスを物理アドレスに変
換して32ビットの全アドレスをアドレスバス40に、下位
12ビットを下位アドレスバス41に出力する。このとき
に、CPU10が仮想アドレスにアクセスしようと物理アド
レスにアクセスしようがアドレスの下位12ビットは第２
図で示すように同一なので、下位アドレス比較器20は、
下位アドレスバス41と下位アドレス格納領域21の内容と
を比較し（S3）、一致を検出した場合には（S4）、ブレ
ーク信号60を介してCPU10にブレークをかける（S5）。
不一致の場合には（S4）、ステップ２に戻り動作を繰返
す。

CPU10は、ブレークがかえると戻り番地格納領域33に
戻り番地を格納しブレーク処理手段を起動する（S6）。
以後CPU10のレジスタの内容をレジスタ退避領域32に退
避し（S7）、その後に戻り番地格納領域33に格納された
戻り番地とブレークアドレス格納領域34の内容とを比較
し（S8）、その結果一致する場合には（S9）、従来のブ
レーク処理を行う（S10）。ブレーク処理終了後に、レ
ジスタ退避領域32の内容を復帰し（S13）、戻り番地か
らプログラムを再開し（S12）、動作を終了する。

また、CPU10がブレークをかけるアドレスではないが
下位12ビットが同一なアドレスにアクセスしたときに
は、同様にしてCPU10にはブレークがかかるが、このと
きにはステップ８で32ビットの全アドレスと比較すると
不一致となり真にブレークをかけたいアドレスではない
ことが判定できる（S9）。この場合にはレジスタ退避領
域32の内容をCPU10のレジスタに復帰し（S13）、戻り番
地からプログラムを再開し（S14）、ステップS2に戻り
動作を繰返す。

本発明は戻り番地格納領域をメモリに設けたが、CPU
またはCPUおよびメモリの両方に設けることもできる。

〔発明の効果〕

以上説明したように、本発明は、CPUがメモリ管理ユ
ニットを搭載しており、かつ仮想アドレスにブレークを
かけたいときでも、以下のような優れた効果がある。

（１） CPUから仮想アドレスを出力させる必要がない
ので、CPUがマイクロプロセッサの場合には出力信号線
の数を押さえることができる。

（２） 項（１）にもかかわらず実際には仮想アドレス
で比較しているので、プログラム実行中にアドレス変換
テーブルが書換えられても常に正しく動作する。

また、CPUが出力する全アドレス信号線を比較する方
式に比べて一部のアドレスだけを比較するので比較回路
の規模を小さくできる利点である。

【図面の簡単な説明】

第１図は本発明一実施例ブレークアドレス検出装置のブ
ロック構成図。 第２図は本発明のブレークアドレス検出装置のメモリ管
理ユニットのアドレス変換処理を示す図。 第３図は本発明のブレークアドレス検出装置の動作を示
すフローチャート。 １……仮想アドレス、２……変換テーブル、３……物理
アドレス、10……CPU、11……MMU、12、33……戻り番地
格納領域、20……下位アドレス比較器、21……下位アド
レス格納領域、30……メモリ、31……ブレーク処理手段
格納領域、32……レジスタ退避領域、33……戻り番地格
納領域、34……ブレークアドレス格納領域、40……アド
レスバス、41……下位アドレスバス、50……データバ
ス、60……ブレーク信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アクセスするアドレスをアドレスバスに出
   力する中央処理装置と、この中央処理装置に上記アドレ
   スバスおよびデータバスを介して接続されブレーク処理
   手段を格納する第一の領域、上記中央処理装置のレジス
   タの内容を退避する第二の領域および戻り番地を格納す
   る第三の領域を含むメモリとを備え、 上記中央処理装置は、入力するブレーク信号に基づいて
   割込処理を行い戻り番地を上記第三の領域に与えて上記
   ブレーク処理手段を起動しブレーク処理終了後に上記第
   三の領域に格納された戻り番地からプログラムを再開す
   る手段を含み、 上記ブレーク処理手段は、上記中央処理装置により起動
   されこのレジスタの内容を上記第二の領域に一時退避し
   てブレーク処理を実行する実行手段を含む ブレークアドレス検出装置において、 上記アドレスバスのうちの下位アドレスバスに接続され
   この下位アドレスバスの出力とブレークをかけるアドレ
   スの下位アドレスとを比較しその一致結果を基づき上記
   ブレーク信号を出力する下位アドレス比較手段を備え、 上記メモリは、上記ブレークをかけるアドレスが格納さ
   れた第四の領域を含み、 上記ブレーク処理手段は、上記第三の領域と上記第四の
   領域との内容を比較しその一致結果に基づき上記実行手
   段を動作させる手段を含む ことを特徴とするブレークアドレス検出装置。