JPS6224341A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 グロセツｆｔツブから、命令カウンタの下位部から上位
部へ桁上がりがあったか、プログラムカウンタの内容を
変更したことを示す信号を次の命令フエツデサイクル中
出力し、外部のメモリ管理装置は、上記信号が出力され
ている命令フェッチサイクルだけ、アドレス変換メモリ
を参照することを特徴とするアドレス変換方式であって
、アドレス変換メモリの参照に伴うバスアクセス時間の
遅れによるプロセッサの処理速度の低下を最小限にする
ことを可能とする。

〔産業上の利用分野〕

この発明は、論理アドレスを物理アドレスに変換するメ
モリ管理装置を備えた情報処理装置におけるアドレス変
換方式に関する。

〔従来の技術〕

情報処理装置において、主に複数のユーザプログラムに
同一の論理アドレス空間を割り当てることを目的として
、論理アドレスに変換するメモリ管理装置が必要となる
ことがある。

第６図に従来技術によるメモリ管理装置のアドレス変換
部の構成を示す。

第３図において１はプロセッサであり、１１゜１２はそ
れぞれプロセッサが出力する論理アドレスの上位部、下
位部である。論理アドレスの上位部１１でアドレス変換
メモリ２を参照して、物理アドレスの上位部１３が生成
される。一方、論理アドレス下位部１２はそのまま物理
アドレスの下位部となる。

〔発明が解決しようとする問題点〕

ここで、物理アドレスの上位部１３を生成するためのア
ドレス変換メモリ２の参照は、プロセッサ１の／＜スア
クセスの度に毎回行う必要がありアドレス変換メモリ２
のアクセス時間分だけプロセッサのバスアクセス時間が
長くなり、プロセッサ１の処理速度が低下するという問
題があった。

この発明は、プロセッサの処理速度の低下を最小限にす
るアドレス変換方式を提供することを目的とする。

〔問題を解決するための手段〕

この発明は、プロセッサのバスアクセスの大半が命令７
エツテであること、及びプロセッサが命令７エツを時に
出力する論理アドレスは多くの場合連続したアドレスで
あることに着目したもので、アドレス変換メモリの参照
をデータアクセス時と命令ツエツテアドレスの上位部が
変化した直後の命令アクセス時だけとすることにより、
アドレス変換によるプロセッサの処理速度を最小限にす
るものである。

ここで、命令フエツデアドレスの上位部が変化したこと
を最小限のハードフェアで検出するために、検出はプロ
セッサの内部で命令カフツタに新たな値を書き込んだか
、命令カフツタの下位部から上位部へ桁上がシがあった
かで行ない、その検出信号を次の命令アクセス時にメそ
り管理装置に出力するようにしたものである。

〔作用〕

メモリ管理装置は、該信号が出力されていない命令フエ
ツデナイクルでは、アドレス変換メモリを参照せず、前
回該信号が出力されている命令７エツデサイクルで参照
したアドレス変換メ゛モリの内容を使用し′Ｃ物理アド
レスを生成するようにしたので、アドレス変換メモリの
参照に伴うバスアクセス時間の遅れによるプロセッサの
処理速度の低下を最小限にすることができる。

〔実施例〕

第１図、第２図は、本発明の実施例であり、それぞれメ
モリ管３１ｉｉｃ置のアドレス変換部の構成。

プロセッサのバスアクセス部の構成を示す。

第２図において、１０１　、１０２はそれぞれ命令カウ
ンタの上位部、下位部であり、その出力はそれぞれセレ
クタ１０３を経由し゛Ｃプロセッサの論理アドレス出力
の上位部１１．下位８１２に接続されている。ここでセ
レクタ１０３は、命令アクセスかデータアクセスかを示
す信号１２０によって命令カフツタの値を論理アドレス
とし・Ｃ出力するか、データアドレス上位部１１３．下
位部１１４を論理アドレスとして出力するのかを選択す
るものである。

一方、命令カウンタ上位部１０１、下位部１０２は通常
命令アクセス毎にカウントアツプされ、次に読込むべき
命令のアドレスを保持しＣいる。命令カウンタ桁上が９
信号１２２は上記カウントアツプ時の命令カフツタの下
位部１０２から同上位部１０１への桁上が）信号であ〕
、命令カワツタ設定信号１２１はプロセッサがプランデ
命令等を実行した時などに新たな命令カフツタの値１１
１　、１１２を命令カウンタ上位部１０１．下位部１０
２に書込むための信号である。

一方、１００はアクセスモード生成回路であり、命令ア
クセス、データアクセス識別信号１２０命令カウンタへ
の設定（沓込み）信号１２１．及び命令カウンタの下位
部から上位部への桁上がり信号１２２からバスアクセス
時のアクセスモード信号２０を出力する。ここでアクセ
スモード信号とは、命令カウンタに新たな値を書込んだ
か、命令カウンタの下位部から上位部への桁上がりがあ
ったかした直後の命令フェッチサイクル、その他の命令
フェッチサイクル、及びデータアクセスサイクルの３種
類のサイクルを識別することができる信号である。

第１図において、１は上記の回路を内蔵したプロセッサ
であり、論理アドレスの上位部はアドレス変換メモリ２
により物理アドレスに変換され、一方は直接、他方はう
・２テ４を経由してセレクタ５に接続され、実際の物理
アドレスの上位部１３となる。一方、論理アドレスの下
位部１２はそのまま物理アドレスの下位部１２に接続さ
れる。

アクセスモード判定回路３はアクセスモード２０により
、命令カウンタに新たな値を書込んだか、命令カウンタ
の下位部から上位部への桁上がりがあったかした直後の
命令フェッチサイクル時には、信号線２１によりアドレ
ス変換メモリから量弁子信号）２２によ）、セレクタ５
でラッテ回路４側を物理アドレスの上位部１３に出力さ
せる。

それ以外の命令フェッチサイクルでは、以前にラッチ回
路４にラッテされたアドレスを、またデータアクセスサ
イクルではアドレス変換メモリの出力を直接、それぞれ
信号線２２（物理アドレス上位部セレクト信号）により
セレクタ５で物理アドレスの上位部１３に出力させる。

なお、本実施例では第２図の命令カウンタの上位部１０
１．下位部１０２の分離点はハードウェア・で固定のよ
うに記述しであるが、拡張性を持たせるために、ンシト
ワエア等で設定できるようにしＣもよい。

〔発明の効果〕

この発明によれば、プロセッサは命令カウンタに新たな
値を書込んだか、命令カウンタの下位部から上位部へ桁
上が勺があったかした直後の命令フェッチサイクルであ
ることを示す信号を出力し、メモリ管理装置は、該信号
が出力されていない命令フェッチサイクルでは、アドレ
ス変換メモリを参照せず、前回該信号が出力されＣいる
命令７エツデサイクルで参照したアドレス変換メモリの
内容を使用して物理アドレスを生成するようにしたので
、アドレス変換メモリの参照に伴うバスアクセス時間の
遅れによるプロセッサの処理速度の低下を最小限にする
ことができる。

【図面の簡単な説明】

第１図は本発明によるメモリ管理装置のアドレス変換部
の構成図、 第２図は本発明によるプロセッサのバスアクセス部の構
成図、 第３図は従来技術によるメモリ管理装置のアドレス変換
部の構成図である。 １・・・プロセッサ ２・・・アドレス変換メモリ １１・・・論理アドレス上位部 １２・・・論理アドレス、物理アドレス下位部１３・・
・物理アドレス上位部 ３・・・アクセスモード判定回路 ４・・・（命令物理アドレス上位部）ラッチ回路５・・
・セレクタ ２０・・・アクセスモード（１号 ２１・・・命令物理アドレス上位部うソデ信号２２・・
・物理アドレス上位部セレクト信号１００・・・アクセ
スモード生成回路 １０１・・・蒲令カウンタ上位部 １０２・・・命令カウンタ下位部 １０６・・・（命令アドレス、データアドレス）セレク
タ １１１・・・　命令カウンタ、上位部設定値１１２・・
・命令カウンタ、Ｆ位部設定値１１３・・・データアド
レス、上位部 １１４・・・データアドレス、下位部 １２０・・・命令アクセス、データアクセスセレクト信
号

Claims (1)

1. 【特許請求の範囲】 プロセッサと、該プロセッサがバスアクセス時に出力す
   る論理アドレスを論理アドレスの上位部でアドレス変換
   メモリを参照して、物理アドレスの上位部に変換するメ
   モリ管理装置からなる情報処理装置において、 該プロセッサは、命令カウンタに新たな値を書き込んだ
   か命令カウンタの下位部から上位部へ桁上がりがあつた
   かした直後の命令フェッチサイクルであることを示す信
   号を出力し、 該メモリ管理装置は該信号が出力されている命令フェッ
   チサイクルではアドレス変換メモリの内容を使用して物
   理アドレスを生成し、該信号が出力されていない命令フ
   ェッチサイクルでは、アドレス変換メモリを参照せず、
   前回該信号が出力されている命令フェッチサイクルで参
   照したアドレス変換メモリの内容を使用して、物理アド
   レスを生成することを特徴とするアドレス変換方式。