JPS62280936A - 暴走検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 プロセッサの命令フェッチ（命令読み込み）中等を示す
ステータス情報線に、命令フェッチ中等を出力する命令
フェッチ検出手段を、又アドレスバスに、メモリのデー
タ領域がアクセスされた時信号を出力するデータ領域ア
クセス検出手段を設け、且つ該命令フェッチ検出手段及
びデータ領域アクセス検出手段の出力をアンド回路に入
力し、アンド回路の出力にてプロセッサの暴走を検出す
るようにすることで、主ルーチン、割り込みルーチンに
関わらず暴走していれば、暴走を検出出来るようにした
ものである。

〔産業上の利用分野〕

本発明は、電算機装置のプロセッサの暴走検出方法の改
良に関する。

上記の暴走検出方法では、割り込みルーチンは正常で主
ルーチンが暴走している時でも検出出来ることが望まし
い。

〔従来の技術〕

従来電算機装置の暴走検出方法としては、ウオッチドッ
クタイマに、例えばｌＱｍｓのタイムアウト時間を設定
し又プロセッサに例えば８ｍｓの一定周期で割り込み信
号を与え該タイマをリセフトするリセフトパルスを発す
るようにしておき、このリセットハルスが該タイマのタ
イムアウト時間内に入力しない場合、プロセッサは暴走
と判定するようにしていた。

〔発明が解決しようとする問題点〕

しかしながら、上記方法では、割り込みルーチンは正常
で主ルーチンが暴走している場合は、暴走は検出されな
い問題点がある。

〔問題点を解決するための手段〕

上記問題点は、第１図に示す如く、プロセッサ１と、こ
れのアドレスバス３に、命令フェッチ中等を出力する命
令フェッチ検出手段５を、又アドレスバス４に、メモリ
２のデータ領域がアクセスされた時信号を出力するデー
タ領域アクセス検出手段６を設け、且つ該命令フェッチ
検出手段５及びデータ領域アクセス検出手段６の出力を
アンド回路７に入力し、アンド回路７の出力にてプロセ
ッサ１の暴走を検出するようにした本発明の暴走検出方
法により解決される。

される。

〔作用〕

本発明は、メモリ２のデータ格納領域及び命令格納領域
は定まっており、従ってこれ等のアドレスも定まってお
り、正常な場合は命令フェッチ中はデータ格納領域をア
クセスしない点に着目し、プロセッサ１が暴走し、ステ
ータス情報線３の示す情報と、プロセッサ１が命令又は
データを読み出すアドレスとの同期がくずれ、命令フェ
ッチ検出手段５が命令フェッチ検出中で信号を出力して
いる時、データ領域アクセス検出手段６にてデータ格納
領域をアクセスしていることが検出され信号が出力され
れば、アンド回路７より暴走検出信号が出力され暴走を
検出するようしているので、主ルーチン及び割り込みル
ーチンに関わらず暴走していれば、暴走を検出出来る。

Ｃ実施例〕 第２図は本発明の実施例のブロック図、第３図は１例の
メモリの格納領域を示す図である。

図中１はプロセンサ、２はメモリ、３はステータス情報
線、４はアドレスバス、５゛、６°　はデコーダ、７は
アンド回路、８はデータハ゛ス、９はデータ格納領域、
１０は命令格納領域を示す。

ステータス情報線３は、プロセッサ１が命令フェッチ中
、内部処理中、メモリから読み出し中。

メモリに書込み中１周辺装置から読み出し中１周辺装置
に書込み中等の状態を示すもので、デコーダ５゛は命令
フエ’７チ中にはルベルの信号を出力するようにしであ
る。

メモリ２の領域としては、第３図に示す如く、データ格
納領域９及び命令格納領域１０のアドレスは夫々定めら
れており、デコーダ６゛はアドレスバス４にデータ格納
領域のアドレスが表れた時ルーベルを出力するようにし
である。

正常な場合は命令フェッチ中にはデータ格納領域のアド
レスをアクセスすることはなく、デコーダ５°、６゛の
出力の何れかは０レベルでアンド回路７よりは暴走検出
信号は出力されない。

プロセッサ１が暴走すると、ステータス情報線３の示す
情報と、プロセンサ１が命令又はデータを読み出すアド
レスとの同期がくずれ、ステータス情報線３では命令フ
ェッチ中を示しているに関わらず、プロセッサ１はデー
タ格納領域９のアドレスを発することが起こり、デコー
ダ５’　、６’の出力は共にルベルを出力することが起
こり、アンド回路７より暴走検出信号が出力される。

このようにすれば、主ルーチン、割り込みルーチンに関
わらずプロセッサ１が暴走しておればこれを検出するこ
とが出来る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、主ルーチン、
割り込みルーチンに関わらずプロセッサが暴走しておれ
ばこれを検出することが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は、１例
のメモリの格納領域を示す図である。 図において、 ■はプロセッサ、 ２はメモリ、 ３はステータス情報線、 ４はアドレスバス、 ５は命令フェッチ検出手段、 ６はデータ領域アクセス検出手段、 ５゛、６°　はデコーダ、 ７はアンド回路、 ８はデータバス、 ９はデータ格納領域、 １０は命令格納領域を示す。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）と、これのアドレスバス（４）データ
   バス（８）に接続されたメモリ（２）を有する電算機装
   置において、 プロセッサ（１）の命令フェッチ中等を示すステータス
   情報線（３）に、命令フェッチ中の時は信号を出力する
   命令フェッチ検出手段（５）を、又アドレスバス（４）
   に、メモリ（２）のデータ領域がアクセスされた時信号
   を出力するデータ領域アクセス検出手段（６）を設け、
   且つ該命令フェッチ検出手段（５）及びデータ領域アク
   セス検出手段（６）の出力をアンド回路（７）に入力し
   、アンド回路（７）の出力にてプロセッサ（１）の暴走
   を検出するようにしたことを特徴とする暴走検出方法。