JPH05127954A - メモリ・ダンプ採取方式 - Google Patents
メモリ・ダンプ採取方式Info
- Publication number
- JPH05127954A JPH05127954A JP3310183A JP31018391A JPH05127954A JP H05127954 A JPH05127954 A JP H05127954A JP 3310183 A JP3310183 A JP 3310183A JP 31018391 A JP31018391 A JP 31018391A JP H05127954 A JPH05127954 A JP H05127954A
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- JP
- Japan
- Prior art keywords
- memory
- reset
- command
- memory dump
- local
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵからＩ／Ｏアダプタの内部のメモリ・
ダンプを採取するときのメモリ・ダンプの破壊を防ぐ。 【構成】 中央処理装置１からメモリ・ダンプ採取コマ
ンドを発行すると、デコーダ７ＢでデコードされたＮＭ
Ｉ信号１０を有効にし、ローカル・プロセッサ１７はロ
ーカル・メモリ１８の内部に設けられたリセットＩ／Ｏ
コマンドを持つＮＭＩルーチンを実行し、リセットＩ／
Ｏコマンドをデコーダ７Ａによりリセット信号１１を有
効にし、ローカル・プロセッサ１７をリセット状態にす
る。
ダンプを採取するときのメモリ・ダンプの破壊を防ぐ。 【構成】 中央処理装置１からメモリ・ダンプ採取コマ
ンドを発行すると、デコーダ７ＢでデコードされたＮＭ
Ｉ信号１０を有効にし、ローカル・プロセッサ１７はロ
ーカル・メモリ１８の内部に設けられたリセットＩ／Ｏ
コマンドを持つＮＭＩルーチンを実行し、リセットＩ／
Ｏコマンドをデコーダ７Ａによりリセット信号１１を有
効にし、ローカル・プロセッサ１７をリセット状態にす
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ・ダンプ採取方
式に係り、特に、Ｉ／Ｏアダプタ内のローカル・メモリ
をＣＰＵとＬＰＵの両方からアクセス可能なデュアルポ
ートの構成のアダプタのメモリ・ダンプ採取方式に関す
る。
式に係り、特に、Ｉ／Ｏアダプタ内のローカル・メモリ
をＣＰＵとＬＰＵの両方からアクセス可能なデュアルポ
ートの構成のアダプタのメモリ・ダンプ採取方式に関す
る。
【０００２】
【従来の技術】従来から、この種のメモリ・ダンプ採取
方式においては、図４に示すタイムチャートに示すよう
に、ＣＰＵからＬＰＵへのリセット・コマンド信号４２
の発行によってＬＰＵのコマンド信号４１をリセット状
態にした後、ＣＰＵからのメモリ・リードによってロー
カル・メモリ内のデータを読み出す方法を採用してい
た。
方式においては、図４に示すタイムチャートに示すよう
に、ＣＰＵからＬＰＵへのリセット・コマンド信号４２
の発行によってＬＰＵのコマンド信号４１をリセット状
態にした後、ＣＰＵからのメモリ・リードによってロー
カル・メモリ内のデータを読み出す方法を採用してい
た。
【０００３】
【発明が解決しようとする課題】ところが、このような
メモリ・ダンプ採取方式においては、図４に示すように
ＬＰＵのメモリ・サイクル４５中にＣＰＵからのリセッ
トコマンドを発行された場合、ＬＰＵのメモリ・サイク
ル４５の途中でも、リセット状態４６になるので、メモ
リの動作タイミングが保障されず、ローカル・メモリの
内容が破壊されるおそれがある。
メモリ・ダンプ採取方式においては、図４に示すように
ＬＰＵのメモリ・サイクル４５中にＣＰＵからのリセッ
トコマンドを発行された場合、ＬＰＵのメモリ・サイク
ル４５の途中でも、リセット状態４６になるので、メモ
リの動作タイミングが保障されず、ローカル・メモリの
内容が破壊されるおそれがある。
【０００４】通常、メモリ制御信号を生成するメモリ・
コントローラは、ＬＰＵと同等のリセット信号を入力し
ているか、又は、メモリ制御信号をＬＰＵのメモリ・コ
マンド（Ｒｅａｄ又はＷｒｉｔｅ）により生成してい
る。図４では、特にローカル・メモリがダイナミックＲ
ＡＭの構成のときを示しており、メモリ・スペックを満
足する通常のメモリ・サイクル４５、メモリ・コマンド
（Ｒｅａｄ又はＷｒｉｔｅ）４８、メモリ制御信号ＲＡ
Ｓ４９、又はＣＡＳ５０に対し、メモリ・サイクル４５
中に符号４６，４７で示すようにＬＰＵがリセット状態
４６になると、メモリ・コマンドは途切れ、これに同期
してメモリ制御信号ＲＡＳ４３又はＣＡＳ４４も途切
れ、メモリのスペックが保障されず、メモリの内容が破
壊されるおそれがある。
コントローラは、ＬＰＵと同等のリセット信号を入力し
ているか、又は、メモリ制御信号をＬＰＵのメモリ・コ
マンド（Ｒｅａｄ又はＷｒｉｔｅ）により生成してい
る。図４では、特にローカル・メモリがダイナミックＲ
ＡＭの構成のときを示しており、メモリ・スペックを満
足する通常のメモリ・サイクル４５、メモリ・コマンド
（Ｒｅａｄ又はＷｒｉｔｅ）４８、メモリ制御信号ＲＡ
Ｓ４９、又はＣＡＳ５０に対し、メモリ・サイクル４５
中に符号４６，４７で示すようにＬＰＵがリセット状態
４６になると、メモリ・コマンドは途切れ、これに同期
してメモリ制御信号ＲＡＳ４３又はＣＡＳ４４も途切
れ、メモリのスペックが保障されず、メモリの内容が破
壊されるおそれがある。
【０００５】そこで、本発明の目的は、ＣＰＵからＩ／
Ｏアダプタの内部のメモリ・ダンプを採取するときに、
メモリ・ダンプを破壊することなく、メモリ・ダンプを
採取することのできるメモリ・ダンプ採取方式を得るこ
とである。
Ｏアダプタの内部のメモリ・ダンプを採取するときに、
メモリ・ダンプを破壊することなく、メモリ・ダンプを
採取することのできるメモリ・ダンプ採取方式を得るこ
とである。
【０００６】
【課題を解決するための手段】本発明は、中央処理装置
とシステム・バスを介して接続され、内部にローカル・
プロセッサとローカル・メモリを有するＩ／Ｏアダプタ
構成で中央処理装置からのリセット・コマンドでローカ
ル・プロセッサをリセット状態にするメモリ・ダンプ採
取方式において、中央処理装置からのメモリ・ダンプ採
取コマンドをＩ／Ｏアダプタ内部のデコーダによって検
出し、このデコーダの出力信号をローカル・プロセッサ
のＮＭＩ端子に入力し、ローカル・プロセッサへのリセ
ットＩ／Ｏコマンドを発行するＮＭＩルーチンをローカ
ル・メモリの内部に設けたことを特徴とする。
とシステム・バスを介して接続され、内部にローカル・
プロセッサとローカル・メモリを有するＩ／Ｏアダプタ
構成で中央処理装置からのリセット・コマンドでローカ
ル・プロセッサをリセット状態にするメモリ・ダンプ採
取方式において、中央処理装置からのメモリ・ダンプ採
取コマンドをＩ／Ｏアダプタ内部のデコーダによって検
出し、このデコーダの出力信号をローカル・プロセッサ
のＮＭＩ端子に入力し、ローカル・プロセッサへのリセ
ットＩ／Ｏコマンドを発行するＮＭＩルーチンをローカ
ル・メモリの内部に設けたことを特徴とする。
【０００７】
【実施例】以下、本発明のメモリ・ダンプ採取方式の一
実施例を図面を参照して説明する。図１は、本発明の一
実施例を示すブロック図である。図１において、本発明
のメモリ・ダンプ採取方式は、中央処理装置（ＣＰＵ）
１とアドレス・バス２，４、データ・バス３，５を構成
するシステム・バスを介して接続されるＩ／Ｏアダプタ
２０で大略構成されている。このうち、Ｉ／Ｏアダプタ
２０の内部には、ＣＰＵ１からローカル・プロセッサ
（ＬＰＵ）１７へのメモリ・ダンプ採取コマンドをデコ
ーダ７Ｂで検出し、このデコーダ７Ｂの出力信号１０と
他の要因のＮＭＩ信号１３のＯＲ条件をとるためのＯＲ
回路１４Ｂと、このＯＲ回路１４Ｂの出力信号１６をＬ
ＰＵ１７のＮＭＩ端子に入力し、ＣＰＵ１のメモリ・ダ
ンプ採取コマンドの発行によってＬＰＵ１７のＮＭＩ端
子が有効になり、ＬＰＵ１７がＮＭＩを受け付けてから
ＬＰＵ１７自身へのリセットＩ／Ｏコマンドを発行する
ＮＭＩルーチンをローカル・メモリ１８の内部に設け、
ＬＰＵ１７のリセットＩ／Ｏコマンドをデコーダ７Ａで
検出し、このデコーダ７Ａの出力信号１１と他のリセッ
ト信号１２とＯＲ条件をとるＯＲ回路１４Ａの出力信号
１５をＬＰＵ１７のリセット端子に入力し、この信号が
ＬＰＵ１７のリセットＩ／Ｏコマンドに有効となり、Ｌ
ＰＵ１７はリセット状態になる。
実施例を図面を参照して説明する。図１は、本発明の一
実施例を示すブロック図である。図１において、本発明
のメモリ・ダンプ採取方式は、中央処理装置（ＣＰＵ）
１とアドレス・バス２，４、データ・バス３，５を構成
するシステム・バスを介して接続されるＩ／Ｏアダプタ
２０で大略構成されている。このうち、Ｉ／Ｏアダプタ
２０の内部には、ＣＰＵ１からローカル・プロセッサ
（ＬＰＵ）１７へのメモリ・ダンプ採取コマンドをデコ
ーダ７Ｂで検出し、このデコーダ７Ｂの出力信号１０と
他の要因のＮＭＩ信号１３のＯＲ条件をとるためのＯＲ
回路１４Ｂと、このＯＲ回路１４Ｂの出力信号１６をＬ
ＰＵ１７のＮＭＩ端子に入力し、ＣＰＵ１のメモリ・ダ
ンプ採取コマンドの発行によってＬＰＵ１７のＮＭＩ端
子が有効になり、ＬＰＵ１７がＮＭＩを受け付けてから
ＬＰＵ１７自身へのリセットＩ／Ｏコマンドを発行する
ＮＭＩルーチンをローカル・メモリ１８の内部に設け、
ＬＰＵ１７のリセットＩ／Ｏコマンドをデコーダ７Ａで
検出し、このデコーダ７Ａの出力信号１１と他のリセッ
ト信号１２とＯＲ条件をとるＯＲ回路１４Ａの出力信号
１５をＬＰＵ１７のリセット端子に入力し、この信号が
ＬＰＵ１７のリセットＩ／Ｏコマンドに有効となり、Ｌ
ＰＵ１７はリセット状態になる。
【０００８】次に、図２で本発明の一実施例のフローチ
ャートを図１と照合して説明する。メモリ・ダンプの採
取を行なうとき、ＣＰＵ１は、Ｉ／Ｏアダプタに対して
ステップ２１でメモリ・ダンプ採取コマンドを発行し、
ステップ２２でＩ／Ｏアダプタ内部のデコーダ７Ｂでデ
コードを行ない、ＬＰＵ１７のＮＭＩ端子に接続される
デコーダ７Ｂの出力信号１０を有効にする。ＬＰＵ１７
は、ＮＭＩを受け付けると、ステップ２３でＮＭＩのベ
クタ番地に分岐し、更に、ステップ２４でＬＰＵ１７は
あらかじめＮＭＩのベクタ番地に設定されたＮＭＩルー
チンの先頭番地に分岐し、ステップ２５でＬＰＵ１７自
身へのリセットＩ／Ｏコマンドを持つＮＭＩルーチンの
処理を始め、ＬＰＵ１７は、ステップ２６でＬＰＵ自身
へのリセットＩ／Ｏコマンドを発行し、デコーダ１１に
よりデコードを行ない、ステップ２７でＬＰＵ１７のリ
セット端子に接続されるデコーダの出力信号１１，１５
を有効にし、ステップ２８でＬＰＵ１７をリセット状態
にした後、ＬＰＵ１７は、ステップ２９でメモリ・ダン
プの採取を行なう。
ャートを図１と照合して説明する。メモリ・ダンプの採
取を行なうとき、ＣＰＵ１は、Ｉ／Ｏアダプタに対して
ステップ２１でメモリ・ダンプ採取コマンドを発行し、
ステップ２２でＩ／Ｏアダプタ内部のデコーダ７Ｂでデ
コードを行ない、ＬＰＵ１７のＮＭＩ端子に接続される
デコーダ７Ｂの出力信号１０を有効にする。ＬＰＵ１７
は、ＮＭＩを受け付けると、ステップ２３でＮＭＩのベ
クタ番地に分岐し、更に、ステップ２４でＬＰＵ１７は
あらかじめＮＭＩのベクタ番地に設定されたＮＭＩルー
チンの先頭番地に分岐し、ステップ２５でＬＰＵ１７自
身へのリセットＩ／Ｏコマンドを持つＮＭＩルーチンの
処理を始め、ＬＰＵ１７は、ステップ２６でＬＰＵ自身
へのリセットＩ／Ｏコマンドを発行し、デコーダ１１に
よりデコードを行ない、ステップ２７でＬＰＵ１７のリ
セット端子に接続されるデコーダの出力信号１１，１５
を有効にし、ステップ２８でＬＰＵ１７をリセット状態
にした後、ＬＰＵ１７は、ステップ２９でメモリ・ダン
プの採取を行なう。
【０００９】このような方式のメモリ・ダンプ採取方式
においては、図３のタイムチャートで示すように、ＬＰ
ＵはＣＰＵからメモリ・ダンプ採取コマンドにより、Ｎ
ＭＩルーチンリセットＩ／Ｏコマンド（Ｉ／Ｏサイク
ル）３２を発行するときにＬＰＵへのリセット端子を有
効にし、ＬＰＵをリセット状態３８にするため、メモリ
制御信号ＲＡＳ３４又はＣＡＳ３５は無効状態であり、
メモリに影響を与えないので、メモリの内容を破壊する
ことがない。
においては、図３のタイムチャートで示すように、ＬＰ
ＵはＣＰＵからメモリ・ダンプ採取コマンドにより、Ｎ
ＭＩルーチンリセットＩ／Ｏコマンド（Ｉ／Ｏサイク
ル）３２を発行するときにＬＰＵへのリセット端子を有
効にし、ＬＰＵをリセット状態３８にするため、メモリ
制御信号ＲＡＳ３４又はＣＡＳ３５は無効状態であり、
メモリに影響を与えないので、メモリの内容を破壊する
ことがない。
【００１０】
【発明の効果】以上、本発明によれば、中央処理装置と
システム・バスを介して接続され、内部にローカル・プ
ロセッサとローカル・メモリを持つＩ／Ｏアダプタ構成
で中央処理装置からのリセット・コマンドでローカル・
プロセッサをリセット状態にするメモリ・ダンプ採取方
式において、中央処理装置からのメモリ・ダンプ採取コ
マンドをＩ／Ｏアダプタ内部のデコーダによって検出
し、このデコーダの出力信号をローカル・プロセッサの
ＮＭＩ端子に入力し、更にローカル・プロセッサへのリ
セットＩ／Ｏコマンドを発行するＮＭＩルーチンをロー
カル・メモリ内部に設け、ローカル・プロセッサがＮＭ
Ｉルーチンを処理することにより、ローカル・プロセッ
サのリセットＩ／Ｏコマンドを実行し、デコーダにより
ローカル・プロセッサ自身へのリセット信号を有効に
し、ローカル・プロセッサのＩ／Ｏサイクルでローカル
・プロセッサ自身がリセット状態にしたので、メモリ・
ダンプを破壊することなく、メモリ・ダンプを採取する
ことのできるメモリ・ダンプ採取方式を得ることができ
る。
システム・バスを介して接続され、内部にローカル・プ
ロセッサとローカル・メモリを持つＩ／Ｏアダプタ構成
で中央処理装置からのリセット・コマンドでローカル・
プロセッサをリセット状態にするメモリ・ダンプ採取方
式において、中央処理装置からのメモリ・ダンプ採取コ
マンドをＩ／Ｏアダプタ内部のデコーダによって検出
し、このデコーダの出力信号をローカル・プロセッサの
ＮＭＩ端子に入力し、更にローカル・プロセッサへのリ
セットＩ／Ｏコマンドを発行するＮＭＩルーチンをロー
カル・メモリ内部に設け、ローカル・プロセッサがＮＭ
Ｉルーチンを処理することにより、ローカル・プロセッ
サのリセットＩ／Ｏコマンドを実行し、デコーダにより
ローカル・プロセッサ自身へのリセット信号を有効に
し、ローカル・プロセッサのＩ／Ｏサイクルでローカル
・プロセッサ自身がリセット状態にしたので、メモリ・
ダンプを破壊することなく、メモリ・ダンプを採取する
ことのできるメモリ・ダンプ採取方式を得ることができ
る。
【図１】本発明のメモリ・ダンプ採取方式の一実施例を
示すブロック図。
示すブロック図。
【図２】本発明のメモリ・ダンプ採取方式の作用を示す
フローチャート。
フローチャート。
【図３】本発明のメモリ・ダンプ採取方式の動作を示す
タイムチャート。
タイムチャート。
【図４】従来のメモリ・ダンプ採取方式の動作を示すタ
イムチャート。
イムチャート。
１ 中央処理装置 ２，４，８ アドレス・バス ３，５，９，１９ データ・バス ６Ａ，６Ｂ バッファ ７Ａ，７Ｂ デコーダ １７ ローカル・プロセッサ １８ ローカル・メモリ
Claims (1)
- 【請求項１】 中央処理装置とシステム・バスを介して
接続され、内部にローカル・プロセッサとローカル・メ
モリを有するＩ／Ｏアダプタ構成により前記中央処理装
置からのリセット・コマンドで前記ローカル・プロセッ
サをリセット状態にするメモリ・ダンプ採取方式におい
て、前記中央処理装置のメモリ・ダンプ採取コマンドを
前記Ｉ／Ｏアダプタの内部のデコーダで検出し、このデ
コーダの出力信号を前記ローカル・プロセッサのＮＭＩ
端子に入力し、前記ローカル・プロセッサへのリセット
Ｉ／Ｏコマンドを発行するＮＭＩルーチンを前記ローカ
ル・メモリの内部に設けたことを特徴とするメモリ・ダ
ンプ採取方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310183A JPH05127954A (ja) | 1991-10-30 | 1991-10-30 | メモリ・ダンプ採取方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310183A JPH05127954A (ja) | 1991-10-30 | 1991-10-30 | メモリ・ダンプ採取方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127954A true JPH05127954A (ja) | 1993-05-25 |
Family
ID=18002175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310183A Pending JPH05127954A (ja) | 1991-10-30 | 1991-10-30 | メモリ・ダンプ採取方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127954A (ja) |
-
1991
- 1991-10-30 JP JP3310183A patent/JPH05127954A/ja active Pending
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