JPH05346892A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05346892A JPH05346892A JP4156618A JP15661892A JPH05346892A JP H05346892 A JPH05346892 A JP H05346892A JP 4156618 A JP4156618 A JP 4156618A JP 15661892 A JP15661892 A JP 15661892A JP H05346892 A JPH05346892 A JP H05346892A
- Authority
- JP
- Japan
- Prior art keywords
- address
- error
- bit error
- data
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 主記憶装置にて、データの１ビットエラーが
同一アドレスで発生した場合、メモリチップの故障の可
能性が高いので、早期発見できるようにする。 【構成】 主記憶装置にて発生したデータの１ビットエ
ラーのアドレスは、エラーアドレス記憶回路６に保持さ
れる。次に発生したデータの１ビットエラーアドレス
は、先に保持されているアドレスと比較回路７にて比較
され、同一アドレスでなかった場合、そのアドレスはエ
ラーアドレス記憶回路６に保持され、同一アドレスであ
った場合は、エラー信号によって知ることができる。
同一アドレスで発生した場合、メモリチップの故障の可
能性が高いので、早期発見できるようにする。 【構成】 主記憶装置にて発生したデータの１ビットエ
ラーのアドレスは、エラーアドレス記憶回路６に保持さ
れる。次に発生したデータの１ビットエラーアドレス
は、先に保持されているアドレスと比較回路７にて比較
され、同一アドレスでなかった場合、そのアドレスはエ
ラーアドレス記憶回路６に保持され、同一アドレスであ
った場合は、エラー信号によって知ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、主記憶装置で１ビットエラーが発生した場合の処
理を行なう情報処理装置に関する。
特に、主記憶装置で１ビットエラーが発生した場合の処
理を行なう情報処理装置に関する。
【０００２】
【従来の技術】従来は主記憶装置で、１ビットエラーが
発生した場合、最初に１ビットエラーが発生したアドレ
スのみ保持し、マイクロプロセッサにエラー信号をアク
ティブにして伝えている。
発生した場合、最初に１ビットエラーが発生したアドレ
スのみ保持し、マイクロプロセッサにエラー信号をアク
ティブにして伝えている。
【０００３】
【発明が解決しようとする課題】上述した従来の１ビッ
トエラー処理方式では、同じアドレスで１ビットエラー
が複数回発生した場合でもマイクロプロセッサにエラー
を伝え、データを修正し、再び通常動作となるため、主
記憶装置におけるＩＣの故障などを見逃してしまう可能
性がある。
トエラー処理方式では、同じアドレスで１ビットエラー
が複数回発生した場合でもマイクロプロセッサにエラー
を伝え、データを修正し、再び通常動作となるため、主
記憶装置におけるＩＣの故障などを見逃してしまう可能
性がある。
【０００４】また、同一アドレスを頻繁にアクセスする
場合、そのアドレスで１ビットエラーが複数回発生する
と、その度、割り込み処理が入り、実際の実行速度が遅
くなったまま実行されてしまうという欠点がある。
場合、そのアドレスで１ビットエラーが複数回発生する
と、その度、割り込み処理が入り、実際の実行速度が遅
くなったまま実行されてしまうという欠点がある。
【０００５】
【課題を解決するための手段】本発明は、マイクロプロ
セッサと主記憶装置がアドレスバスおよびデータバスで
接続される情報処理装置において、前記マイクロプロセ
ッサが前記主記憶装置に割り当てられているメモリ空間
に書き込まれたデータを読み出す際、発生したデータの
１ビットエラーのアドレスを複数個保持しているエラー
アドレス記憶回路と、前記１ビットエラーが新たに発生
したアドレスと、前記エラーアドレス記憶回路に保持し
ている複数個のアドレスとを比較し、一致した場合に、
アクティブとなるエラー信号を出力する比較回路とを具
備することを特徴とするものである。
セッサと主記憶装置がアドレスバスおよびデータバスで
接続される情報処理装置において、前記マイクロプロセ
ッサが前記主記憶装置に割り当てられているメモリ空間
に書き込まれたデータを読み出す際、発生したデータの
１ビットエラーのアドレスを複数個保持しているエラー
アドレス記憶回路と、前記１ビットエラーが新たに発生
したアドレスと、前記エラーアドレス記憶回路に保持し
ている複数個のアドレスとを比較し、一致した場合に、
アクティブとなるエラー信号を出力する比較回路とを具
備することを特徴とするものである。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。この実施例は、エラーアドレス記憶回路６と比較回
路７により構成されている。
る。この実施例は、エラーアドレス記憶回路６と比較回
路７により構成されている。
【０００８】一般的なメモリ構成は、アドレスバス２と
データバス３で接続されるマイクロプロセッサ１と、メ
モリ４と１ビットエラー検出回路５により構成される。
データバス３で接続されるマイクロプロセッサ１と、メ
モリ４と１ビットエラー検出回路５により構成される。
【０００９】次にこの実施例の動作について説明する。
【００１０】マイクロプロセッサ１がメモリ４に割り当
てられているメモリ空間へ書き込むために、マイクロプ
ロセッサ１が出力したアドレスはアドレスバス２を通し
て１ビットエラー検出回路５から、メモリ４へと伝えら
れる。このとき、同時にマイクロプロセッサ１からはデ
ータも出力されており、データバス３を通して１ビット
エラー検出回路５から、メモリ４に割り当てられている
メモリ空間上の示されるアドレスに書き込まれる。
てられているメモリ空間へ書き込むために、マイクロプ
ロセッサ１が出力したアドレスはアドレスバス２を通し
て１ビットエラー検出回路５から、メモリ４へと伝えら
れる。このとき、同時にマイクロプロセッサ１からはデ
ータも出力されており、データバス３を通して１ビット
エラー検出回路５から、メモリ４に割り当てられている
メモリ空間上の示されるアドレスに書き込まれる。
【００１１】次に、この書き込まれたデータを呼び出す
場合、マイクロプロセッサ１がメモリ４に割り当てられ
ているメモリ空間へ呼び出すために出力したアドレスは
アドレスバス２を通して１ビットエラー検出回路５で一
旦保持されメモリ４へ伝えられる。伝えられたアドレス
によりメモリ４からそのアドレスに書き込まれていたデ
ータが、１ビットエラー検出回路５に伝えられる。
場合、マイクロプロセッサ１がメモリ４に割り当てられ
ているメモリ空間へ呼び出すために出力したアドレスは
アドレスバス２を通して１ビットエラー検出回路５で一
旦保持されメモリ４へ伝えられる。伝えられたアドレス
によりメモリ４からそのアドレスに書き込まれていたデ
ータが、１ビットエラー検出回路５に伝えられる。
【００１２】１ビットエラー検出回路５は伝えられたデ
ータに、１ビットエラーが発生していないかどうか判断
し、１ビットエラーが発生していなければ、そのデータ
はデータバス３を通してマイクロプロセッサ１へ伝えら
れる。もし、このとき、１ビットエラーが発生している
と判断された場合、１ビットエラー検出回路５は一旦保
持していたアドレスをエラーアドレスとしてエラーアド
レス記憶回路６へ伝えると同時に、１ヒットエラー信号
８をアクティブにする。
ータに、１ビットエラーが発生していないかどうか判断
し、１ビットエラーが発生していなければ、そのデータ
はデータバス３を通してマイクロプロセッサ１へ伝えら
れる。もし、このとき、１ビットエラーが発生している
と判断された場合、１ビットエラー検出回路５は一旦保
持していたアドレスをエラーアドレスとしてエラーアド
レス記憶回路６へ伝えると同時に、１ヒットエラー信号
８をアクティブにする。
【００１３】伝れられたエラーアドレスはエラーアドレ
ス記憶回路６にて保持される。
ス記憶回路６にて保持される。
【００１４】このようにして、マイクロプロセッサ１が
メモリ４に割り当てられているメモリ空間に対してデー
タをあるアドレスへ書き込んだり、また、あるアドレス
のデータの読み出しを行なっているとき、１ビットエラ
ー検出回路５で再び１ビットエラーが発生していると判
断された場合、そのエラーアドレスは、比較回路７に伝
えられる。
メモリ４に割り当てられているメモリ空間に対してデー
タをあるアドレスへ書き込んだり、また、あるアドレス
のデータの読み出しを行なっているとき、１ビットエラ
ー検出回路５で再び１ビットエラーが発生していると判
断された場合、そのエラーアドレスは、比較回路７に伝
えられる。
【００１５】比較回路７では、伝えられたエラーアドレ
スと、エラーアドレス記憶回路６にそれまで記憶されて
いた１つまたは複数個のエラーアドレスとをそれぞれ比
較し、もし同一アドレスが存在していたならば、１ビッ
トエラーアドレス重複信号９をアクティブにする。同一
アドレスが存在していない場合、１ビットエラーアドレ
ス重複信号９はアクティブにせず、そのエラーアドレス
はエラーアドレス記憶回路６に記憶される。
スと、エラーアドレス記憶回路６にそれまで記憶されて
いた１つまたは複数個のエラーアドレスとをそれぞれ比
較し、もし同一アドレスが存在していたならば、１ビッ
トエラーアドレス重複信号９をアクティブにする。同一
アドレスが存在していない場合、１ビットエラーアドレ
ス重複信号９はアクティブにせず、そのエラーアドレス
はエラーアドレス記憶回路６に記憶される。
【００１６】以上により、２回以上同じアドレスで１ビ
ットエラーが発生したことを判断することができる。
ットエラーが発生したことを判断することができる。
【００１７】
【発明の効果】以上説明したように、本発明は、同じア
ドレスで１ビットエラーが２回以上発生したことを認識
することができるため、メモリチップなどの故障を早期
に発見することができる効果を奏する。
ドレスで１ビットエラーが２回以上発生したことを認識
することができるため、メモリチップなどの故障を早期
に発見することができる効果を奏する。
【００１８】また、同一アドレスで、１ビットエラーが
複数回発生してその度、割り込み処理が入り、実行速度
が遅くなってしまう前に、その原因を取り除くことがで
きるという効果を奏する。
複数回発生してその度、割り込み処理が入り、実行速度
が遅くなってしまう前に、その原因を取り除くことがで
きるという効果を奏する。
【図１】本発明の一実施例を示すブロック図である。
【符号の説明】 １ マイクロプロセッサ ２ アドレスバス ３ データバス ４ メモリ ５ １ビットエラー検出回路 ６ エラーアドレス記憶回路 ７ 比較回路 ８ １ヒットエラー信号 ９ １ビットエラーアドレス重複信号
Claims (1)
- 【請求項１】 マイクロプロセッサと主記憶装置がアド
レスバスおよびデータバスで接続される情報処理装置に
おいて、前記マイクロプロセッサが前記主記憶装置に割
り当てられているメモリ空間に書き込まれたデータを読
み出す際、発生したデータの１ビットエラーのアドレス
を複数個保持しているエラーアドレス記憶回路と、前記
１ビットエラーが新たに発生したアドレスと、前記エラ
ーアドレス記憶回路に保持している複数個のアドレスと
を比較し、一致した場合に、アクティブとなるエラー信
号を出力する比較回路とを具備することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156618A JPH05346892A (ja) | 1992-06-16 | 1992-06-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156618A JPH05346892A (ja) | 1992-06-16 | 1992-06-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346892A true JPH05346892A (ja) | 1993-12-27 |
Family
ID=15631663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156618A Withdrawn JPH05346892A (ja) | 1992-06-16 | 1992-06-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346892A (ja) |
-
1992
- 1992-06-16 JP JP4156618A patent/JPH05346892A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |