JPH05108507A - バスエラー処理回路 - Google Patents
バスエラー処理回路Info
- Publication number
- JPH05108507A JPH05108507A JP3298125A JP29812591A JPH05108507A JP H05108507 A JPH05108507 A JP H05108507A JP 3298125 A JP3298125 A JP 3298125A JP 29812591 A JP29812591 A JP 29812591A JP H05108507 A JPH05108507 A JP H05108507A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- bus error
- circuit
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 他からの割り込み要求信号があっても、中央
処理装置から割り込み許可の信号が入力されるので割り
込みを発生させない。 【構成】 バスエラー信号が有効である場合、割り込み
許可回路４は割り込み発生回路３に現在の割り込みレベ
ルを保持したままとするような信号を出力する。同時に
周辺回路からの割り込みが発生した場合でも、割り込み
信号は変化しない。ＣＰＵ２はバスエラーの前処理に入
り、バスエラー処理を実行する。すべてのエラー処理が
終了した時点において割り込み許可回路４をＯＮにする
ことで、割り込み発生回路３は固定していた割り込み信
号を変化させる。
処理装置から割り込み許可の信号が入力されるので割り
込みを発生させない。 【構成】 バスエラー信号が有効である場合、割り込み
許可回路４は割り込み発生回路３に現在の割り込みレベ
ルを保持したままとするような信号を出力する。同時に
周辺回路からの割り込みが発生した場合でも、割り込み
信号は変化しない。ＣＰＵ２はバスエラーの前処理に入
り、バスエラー処理を実行する。すべてのエラー処理が
終了した時点において割り込み許可回路４をＯＮにする
ことで、割り込み発生回路３は固定していた割り込み信
号を変化させる。
Description
【０００１】
【技術分野】バスエラー処理回路に関し、より詳細に
は、コンピュータシステムにおけるバスエラー処理回路
に関する。
は、コンピュータシステムにおけるバスエラー処理回路
に関する。
【０００２】
【従来技術】本発明に係る従来技術を記載した公知文献
として、例えば、特開昭１−３１８１３３号公報に「バ
ス・エラー処理回路」がある。この公報のものは、バス
・エラーを検出して前記中央処理装置にマスク不可割り
込みＮＭＩ（Ｎon−Ｍaskable Ｉnterrupt）をかける回
路を設け、ＮＭＩ割り込みレベルでバス・エラー処理を
行うものである。すなわち、バスエラー発生時の割り込
み処理が発生した場合の、バスエラー情報の欠落を防ぐ
ために割り込み発生回路に工夫をして、バスエラー発生
時に最高優先度の割り込み処理を自動発生させ、他の割
り込み処理をマスクしている。しかし、この方法では最
高優先度の割り込みを他の目的で使用したい場合に使用
できないという欠点がある。
として、例えば、特開昭１−３１８１３３号公報に「バ
ス・エラー処理回路」がある。この公報のものは、バス
・エラーを検出して前記中央処理装置にマスク不可割り
込みＮＭＩ（Ｎon−Ｍaskable Ｉnterrupt）をかける回
路を設け、ＮＭＩ割り込みレベルでバス・エラー処理を
行うものである。すなわち、バスエラー発生時の割り込
み処理が発生した場合の、バスエラー情報の欠落を防ぐ
ために割り込み発生回路に工夫をして、バスエラー発生
時に最高優先度の割り込み処理を自動発生させ、他の割
り込み処理をマスクしている。しかし、この方法では最
高優先度の割り込みを他の目的で使用したい場合に使用
できないという欠点がある。
【０００３】
【目的】本発明は、上述のごとき実情に鑑みてなされた
もので、バスエラー発生時にＮＭＩの割り込み処理を発
生させるのではなく、他からの割り込み要求信号があっ
ても、ＣＰＵから割り込み許可の信号が入力されるま
で、割り込みを発生させない回路を提供し、バスエラー
が発生すると、発生時の割り込みレベルに信号を固定
し、ＣＰＵもしくは外部からり固定解除信号により割り
込みを再び受け付けるようにしたバスエラー処理回路を
提供することを目的としてなされたものである。
もので、バスエラー発生時にＮＭＩの割り込み処理を発
生させるのではなく、他からの割り込み要求信号があっ
ても、ＣＰＵから割り込み許可の信号が入力されるま
で、割り込みを発生させない回路を提供し、バスエラー
が発生すると、発生時の割り込みレベルに信号を固定
し、ＣＰＵもしくは外部からり固定解除信号により割り
込みを再び受け付けるようにしたバスエラー処理回路を
提供することを目的としてなされたものである。
【０００４】
【構成】本発明は、上記目的を達成するために、（１）
システムバスに接続される中央処理装置と、該中央処理
装置に接続され、割り込み信号を発生する割り込み発生
回路と、該割り込み発生回路に現在の割り込みレベルを
保持する信号を出力する割り込み許可回路とから成り、
バスエラーを検出して前記中央処理装置への割り込み信
号を無効にすることでバスエラー処理を行なうこと、更
には、（２）あるアドレス空間に割り当てられているシ
ステムバスとは切り離されて中央処理装置のローカルバ
ス上に存在するメモリを設置し、バスエラー発生時には
エラーデータを書き込めるようにしたことを特徴とした
ものである。以下、本発明の実施例に基づいて説明す
る。
システムバスに接続される中央処理装置と、該中央処理
装置に接続され、割り込み信号を発生する割り込み発生
回路と、該割り込み発生回路に現在の割り込みレベルを
保持する信号を出力する割り込み許可回路とから成り、
バスエラーを検出して前記中央処理装置への割り込み信
号を無効にすることでバスエラー処理を行なうこと、更
には、（２）あるアドレス空間に割り当てられているシ
ステムバスとは切り離されて中央処理装置のローカルバ
ス上に存在するメモリを設置し、バスエラー発生時には
エラーデータを書き込めるようにしたことを特徴とした
ものである。以下、本発明の実施例に基づいて説明す
る。
【０００５】図１は、本発明によるバスエラー処理回路
の一実施例を説明するための構成図で、図中、１はシス
テムバス、２は中央処理装置（ＣＰＵ）、３は割り込み
発生回路、４は割り込み許可回路である。中央処理装置
（ＣＰＵ）２は、システム・バスに接続され、該中央処
理装置２に、割り込み発生回路３が接続され、該割り込
み発生回路３には割り込み許可回路４が接続されてい
る。
の一実施例を説明するための構成図で、図中、１はシス
テムバス、２は中央処理装置（ＣＰＵ）、３は割り込み
発生回路、４は割り込み許可回路である。中央処理装置
（ＣＰＵ）２は、システム・バスに接続され、該中央処
理装置２に、割り込み発生回路３が接続され、該割り込
み発生回路３には割り込み許可回路４が接続されてい
る。
【０００６】以下に動作を説明する。 バスエラー信号が有効である場合、割り込み許可回路
４は割り込み発生回路３に現在の割り込みレベルを保持
したままとするような信号を出力する。 同時に周辺回路からの割り込みが発生した場合でも、
割り込信号は変化しない。 ＣＰＵ２はバスエラーの前処理に入り、バスエラー処
理を実行する。すべてのエラーを処理が終了した時点に
おいて割り込み許可回路４をＯＮにすることで、割り込
み発生回路３は固定していた割り込み信号を変化させ
る。
４は割り込み発生回路３に現在の割り込みレベルを保持
したままとするような信号を出力する。 同時に周辺回路からの割り込みが発生した場合でも、
割り込信号は変化しない。 ＣＰＵ２はバスエラーの前処理に入り、バスエラー処
理を実行する。すべてのエラーを処理が終了した時点に
おいて割り込み許可回路４をＯＮにすることで、割り込
み発生回路３は固定していた割り込み信号を変化させ
る。
【０００７】図２は、本発明によるバスエラー処理回路
の他の実施例を示す図で、図中、５はローカルバス、６
はメモリで、その他、図１の同じ作用をする部分は同一
の符号を付してある。図１の構成に加えてメモリ６がＣ
ＰＵ２のローカルバスに接続される。以下に動作を説明
する。 バスエラー信号が有効である場合、割り込み許可回路
４は割り込み発生回路３に現在の割り込みレベルを保持
したままとするような信号を出力する。 同時に周辺回路からの割り込みが発生した場合でも、
割り込み信号は変化しない。 アドレスデコーダは割り込み許可回路４の信号をみ
て、バスエラーの情報をメモリへライトする場合、メモ
リ６をイネーブルとし、データをこちらに書き込む。 ＣＰＵ２はバスエラーの前処理に入り、バスエラー処
理を実行する。すべてのエラーを処理が終了した時点に
おいて割り込み許可回路４をＯＮにすることで、割り込
み発生回路３は固定していた割り込み信号を変化させ
る。 エラー情報を読みだしたい場合は、別のアドレス空間
に割り当てられたメモリ６からエラーデータを読み出す
ことが可能となる。
の他の実施例を示す図で、図中、５はローカルバス、６
はメモリで、その他、図１の同じ作用をする部分は同一
の符号を付してある。図１の構成に加えてメモリ６がＣ
ＰＵ２のローカルバスに接続される。以下に動作を説明
する。 バスエラー信号が有効である場合、割り込み許可回路
４は割り込み発生回路３に現在の割り込みレベルを保持
したままとするような信号を出力する。 同時に周辺回路からの割り込みが発生した場合でも、
割り込み信号は変化しない。 アドレスデコーダは割り込み許可回路４の信号をみ
て、バスエラーの情報をメモリへライトする場合、メモ
リ６をイネーブルとし、データをこちらに書き込む。 ＣＰＵ２はバスエラーの前処理に入り、バスエラー処
理を実行する。すべてのエラーを処理が終了した時点に
おいて割り込み許可回路４をＯＮにすることで、割り込
み発生回路３は固定していた割り込み信号を変化させ
る。 エラー情報を読みだしたい場合は、別のアドレス空間
に割り当てられたメモリ６からエラーデータを読み出す
ことが可能となる。
【０００８】
【効果】以上の説明から明らかなように、本発明による
と、以下のような効果がある。 （１）請求項１に対応する効果：ＮＭＩの割り込みを別
の用途に使用でき、システムプログラムへの制約が減
る。かつ従来例で言われているようにバスエラー処理を
確実に実行できる。 （２）請求項２に対応する効果：バスエラー発生時とい
うシステムバスが使用できない可能性が高い場合に、ロ
ーカルメモリにエラー情報をストアすることでエラーの
原因の究明に有効である。
と、以下のような効果がある。 （１）請求項１に対応する効果：ＮＭＩの割り込みを別
の用途に使用でき、システムプログラムへの制約が減
る。かつ従来例で言われているようにバスエラー処理を
確実に実行できる。 （２）請求項２に対応する効果：バスエラー発生時とい
うシステムバスが使用できない可能性が高い場合に、ロ
ーカルメモリにエラー情報をストアすることでエラーの
原因の究明に有効である。
【図１】 本発明によるバスエラー処理回路の一実施例
を説明するための構成図である。
を説明するための構成図である。
【図２】 本発明によるバスエラー処理回路の他の実施
例を示す図である。
例を示す図である。
１…システムバス、２…中央処理装置（ＣＰＵ）、３…
割り込み発生回路、４…割り込み許可回路。
割り込み発生回路、４…割り込み許可回路。
Claims (2)
- 【請求項１】 システムバスに接続される中央処理装置
と、該中央処理装置に接続され、割り込み信号を発生す
る割り込み発生回路と、該割り込み発生回路に現在の割
り込みレベルを保持する信号を出力する割り込み許可回
路とから成り、バスエラーを検出して前記中央処理装置
への割り込み信号を無効にすることでバスエラー処理を
行なうことを特徴とするバスエラー処理回路。 - 【請求項２】 あるアドレス空間に割り当てられている
システムバスとは切り離されて中央処理装置のローカル
バス上に存在するメモリを設置し、バスエラー発生時に
はエラーデータを書き込めるようにしたことを特徴とす
る請求項１記載のバスエラー処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298125A JPH05108507A (ja) | 1991-10-17 | 1991-10-17 | バスエラー処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298125A JPH05108507A (ja) | 1991-10-17 | 1991-10-17 | バスエラー処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108507A true JPH05108507A (ja) | 1993-04-30 |
Family
ID=17855504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298125A Pending JPH05108507A (ja) | 1991-10-17 | 1991-10-17 | バスエラー処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108507A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541306A (ja) * | 2005-05-16 | 2008-11-20 | マイクロソフト コーポレーション | ユーザ・モード・ドライバへ割り込みを配送する方法 |
-
1991
- 1991-10-17 JP JP3298125A patent/JPH05108507A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541306A (ja) * | 2005-05-16 | 2008-11-20 | マイクロソフト コーポレーション | ユーザ・モード・ドライバへ割り込みを配送する方法 |
| JP4840945B2 (ja) * | 2005-05-16 | 2011-12-21 | マイクロソフト コーポレーション | ユーザ・モード・ドライバへ割り込みを配送する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175890B1 (en) | Device for efficiently handling interrupt request processes | |
| JPH05108507A (ja) | バスエラー処理回路 | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| KR20020054519A (ko) | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. | |
| JPS58158746A (ja) | 情報処理装置 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JPH05224950A (ja) | デバッグ用割込み発生回路 | |
| JPH01189749A (ja) | 割込み制御方法 | |
| JP2000207235A (ja) | 情報処理装置 | |
| JPH01140359A (ja) | 主記憶装置 | |
| JPH08287004A (ja) | データ処理装置 | |
| JPS59163653A (ja) | デバツグ装置 | |
| JPH05143365A (ja) | 割込みテーブル拡張・保護方式 | |
| JPH04101253A (ja) | メモリのｅｃｃ回路の動作試験方式 | |
| JPH05113935A (ja) | 共有メモリのパリテイエラ処理方式 | |
| JPH04367955A (ja) | メモリ保護方式 | |
| JPH0782447B2 (ja) | Ｄｍａデータ転送制御装置 | |
| JPS63286956A (ja) | 共有クロツクコンパレ−タ | |
| JPH04238547A (ja) | 半導体装置 | |
| JPS62117044A (ja) | プログラム中断方式 | |
| JPH05346892A (ja) | 情報処理装置 | |
| JPH01196645A (ja) | メモリ装置 | |
| JPH02163839A (ja) | 出力保護回路 | |
| JPH0481953A (ja) | メモリ装置 | |
| JP2000207390A (ja) | ベクトル処理装置及び最大ベクトル長制御方法 |