JPH05113935A - 共有メモリのパリテイエラ処理方式 - Google Patents
共有メモリのパリテイエラ処理方式Info
- Publication number
- JPH05113935A JPH05113935A JP3302432A JP30243291A JPH05113935A JP H05113935 A JPH05113935 A JP H05113935A JP 3302432 A JP3302432 A JP 3302432A JP 30243291 A JP30243291 A JP 30243291A JP H05113935 A JPH05113935 A JP H05113935A
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- JP
- Japan
- Prior art keywords
- parity
- memory
- address
- port
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- Prior art date
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- Withdrawn
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- Multi Processors (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 共有バスに接続された共有メモリにおけるパ
リティエラが発生したメモリに書き込み動作を行なった
バスマスタを特定する。 【構成】 共有バス２０に接続された共有メモリ７を有
するシステムにおいて、共有メモリ７へのデータ書き込
み時に、制御回路１４が、パリティ生成回路１２からの
パリティデータのパリティメモリ９への書き込みと、こ
の時のアドレスのアドレス用Ｉ／Ｏポート１１への書き
込みと、バスマスタＩＤのＩＤ用Ｉ／Ｏポート１０への
書き込みを同時に行い、書き込み動作終了後、アドレス
用Ｉ／Ｏポート１１に書き込まれているアドレスのメモ
リの読み出し動作を行い、パリティエラ検出回路１３
が、パリティエラの発生を検出する。
リティエラが発生したメモリに書き込み動作を行なった
バスマスタを特定する。 【構成】 共有バス２０に接続された共有メモリ７を有
するシステムにおいて、共有メモリ７へのデータ書き込
み時に、制御回路１４が、パリティ生成回路１２からの
パリティデータのパリティメモリ９への書き込みと、こ
の時のアドレスのアドレス用Ｉ／Ｏポート１１への書き
込みと、バスマスタＩＤのＩＤ用Ｉ／Ｏポート１０への
書き込みを同時に行い、書き込み動作終了後、アドレス
用Ｉ／Ｏポート１１に書き込まれているアドレスのメモ
リの読み出し動作を行い、パリティエラ検出回路１３
が、パリティエラの発生を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、共有メモリのパリティ
エラ処理方式に係り、とくに、バスマスタとしての複数
のマイクロプロセッサの共有バスに接続された共有メモ
リの不正アクセス検出方式の一つである共有メモリのパ
リティエラ処理方式に関する。
エラ処理方式に係り、とくに、バスマスタとしての複数
のマイクロプロセッサの共有バスに接続された共有メモ
リの不正アクセス検出方式の一つである共有メモリのパ
リティエラ処理方式に関する。
【０００２】
【従来の技術】従来、この種の共有メモリに対するパリ
ティエラ処理方式は、ライト動作時（書込動作時）に、
データメモリにデータを、パリティメモリにパリティデ
ータをそれぞれ書き込み、リード動作時（読み出し動作
時）にデータメモリから読み出したデータとパリティメ
モリから読み出したパリティデータとに基づきパリティ
エラ検出回路がパリティエラを検出するというものであ
った。
ティエラ処理方式は、ライト動作時（書込動作時）に、
データメモリにデータを、パリティメモリにパリティデ
ータをそれぞれ書き込み、リード動作時（読み出し動作
時）にデータメモリから読み出したデータとパリティメ
モリから読み出したパリティデータとに基づきパリティ
エラ検出回路がパリティエラを検出するというものであ
った。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のパリティエラの処理方式にあっては、共有メモリで
パリティエラが発生したことは検出できるが、どのバス
マスタが書き込んだときにパリティエラが発生したか認
識できないという不都合があった。
来のパリティエラの処理方式にあっては、共有メモリで
パリティエラが発生したことは検出できるが、どのバス
マスタが書き込んだときにパリティエラが発生したか認
識できないという不都合があった。
【０００４】
【発明の目的】本発明の目的は、かかる従来技術の有す
る不都合を改善し、パリティエラが発生したメモリに書
き込み動作を行なったバスマスタを特定し得る共有メモ
リのパリティエラ処理方式を提供することにある。
る不都合を改善し、パリティエラが発生したメモリに書
き込み動作を行なったバスマスタを特定し得る共有メモ
リのパリティエラ処理方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明では、複数のバス
マスタと、これらに共通して接続された共有バスと、こ
の共有バスに接続された共有メモリとを備え、共有バス
が、アドレス線，データ線，バス優先度信号線，ライト
信号線，リード信号線，及び割り込み信号線を含んで構
成され、共有メモリが、データメモリと、パリティ用メ
モリと、メモリライト中のアドレスを書き込むアドレス
用Ｉ／Ｏポートと、バスマスタのＩＤを書き込むＩＤ用
Ｉ／Ｏポートと、ライト動作時にデータからパリティデ
ータを生成するパリティ生成回路と、リード動作時にデ
ータとパリティデータを入力しパリティエラを検出する
パリティエラ検出回路と、これら全体を制御する制御回
路とを有するシステムにおいて、制御回路が、共有メモ
リへのデータ書き込み時に、パリティ生成回路からのパ
リティデータのパリティメモリへの書き込みとこの時の
アドレスのアドレス用Ｉ／Ｏポートへの書き込みと、バ
スマスタＩＤのＩＤ用Ｉ／Ｏポートへの書き込みとを同
時に行い、書き込み動作終了後、アドレス用Ｉ／Ｏポー
トに書き込まれているアドレスのメモリの読み出し動作
を行い、パリティエラ検出回路が、パリティエラを検出
した場合に、割り込み信号線を介して割り込み信号を出
力してパリティエラーを通知し、この割り込みを受け付
けたバスマスタが、制御回路を介してＩＤ用Ｉ／Ｏポー
トとアドレス用Ｉ／Ｏポートの内容を読み出すという手
法を採用している。これによって、前述した目的を達成
しようとするものである。
マスタと、これらに共通して接続された共有バスと、こ
の共有バスに接続された共有メモリとを備え、共有バス
が、アドレス線，データ線，バス優先度信号線，ライト
信号線，リード信号線，及び割り込み信号線を含んで構
成され、共有メモリが、データメモリと、パリティ用メ
モリと、メモリライト中のアドレスを書き込むアドレス
用Ｉ／Ｏポートと、バスマスタのＩＤを書き込むＩＤ用
Ｉ／Ｏポートと、ライト動作時にデータからパリティデ
ータを生成するパリティ生成回路と、リード動作時にデ
ータとパリティデータを入力しパリティエラを検出する
パリティエラ検出回路と、これら全体を制御する制御回
路とを有するシステムにおいて、制御回路が、共有メモ
リへのデータ書き込み時に、パリティ生成回路からのパ
リティデータのパリティメモリへの書き込みとこの時の
アドレスのアドレス用Ｉ／Ｏポートへの書き込みと、バ
スマスタＩＤのＩＤ用Ｉ／Ｏポートへの書き込みとを同
時に行い、書き込み動作終了後、アドレス用Ｉ／Ｏポー
トに書き込まれているアドレスのメモリの読み出し動作
を行い、パリティエラ検出回路が、パリティエラを検出
した場合に、割り込み信号線を介して割り込み信号を出
力してパリティエラーを通知し、この割り込みを受け付
けたバスマスタが、制御回路を介してＩＤ用Ｉ／Ｏポー
トとアドレス用Ｉ／Ｏポートの内容を読み出すという手
法を採用している。これによって、前述した目的を達成
しようとするものである。
【０００６】
【実施例】以下、本発明の一実施例を図１を参照して説
明する。
明する。
【０００７】図１には、本発明の共有メモリのパリティ
エラ処理方式を実施するためのシステムの構成が示され
ている。この図１のシステムは、図示しない複数のバス
マスタ（マイクロプロセッサから成る。）に共通して接
続された共有バス２０と、この共有バス２０に接続され
た共有メモリ７とを備えている。ここで、共有バス２０
は、アドレス線１，データ線２，バス優先度信号線３，
ライト信号線４，リード信号線５，及び割り込み信号線
６を含んで構成されている。また、共有メモリ７は、デ
ータメモリ８と、パリティ用メモリ９と、メモリライト
中（書き込み中）のアドレスを書き込むアドレス用Ｉ／
Ｏポート１１と、バスマスタのＩＤを書き込むＩＤ用Ｉ
／Ｏポート１０と、ライト動作時にデータからパリティ
データを生成するパリティ生成回路１２と、リード動作
時にデータとパリティデータを入力しパリティエラを検
出するパリティエラ検出回路１３と、これら全体を制御
する制御回路１４とを有している。
エラ処理方式を実施するためのシステムの構成が示され
ている。この図１のシステムは、図示しない複数のバス
マスタ（マイクロプロセッサから成る。）に共通して接
続された共有バス２０と、この共有バス２０に接続され
た共有メモリ７とを備えている。ここで、共有バス２０
は、アドレス線１，データ線２，バス優先度信号線３，
ライト信号線４，リード信号線５，及び割り込み信号線
６を含んで構成されている。また、共有メモリ７は、デ
ータメモリ８と、パリティ用メモリ９と、メモリライト
中（書き込み中）のアドレスを書き込むアドレス用Ｉ／
Ｏポート１１と、バスマスタのＩＤを書き込むＩＤ用Ｉ
／Ｏポート１０と、ライト動作時にデータからパリティ
データを生成するパリティ生成回路１２と、リード動作
時にデータとパリティデータを入力しパリティエラを検
出するパリティエラ検出回路１３と、これら全体を制御
する制御回路１４とを有している。
【０００８】次に、このようにして構成されたシステム
において、本発明のパリティエラ処理方式を実施する場
合の動作を説明する。
において、本発明のパリティエラ処理方式を実施する場
合の動作を説明する。
【０００９】制御回路１４は、アドレス線１からのアド
レスにより共有メモリ７へのアクセスか否かを判断し、
共有メモリ７へのアクセスと判断した場合、ライト信号
線４からのライト信号に基づきデータメモリ８にアドレ
ス用Ｉ／Ｏポート１１を介してデータを書き込み、同時
に、パリティ生成回路１２で生成されるパリティデータ
（パリティビットデータ）をパリティメモリ９に書き込
み、この時のバス優先度信号線３から出力されるバスマ
スタのＩＤをＩＤ用Ｉ／Ｏポート１０に、アドレス線１
から出力されるアドレスをアドレス用Ｉ／Ｏポート１１
に書き込む。書き込み動作終了後、制御回路１４では、
アドレス用Ｉ／Ｏポート１１に書き込まれているアドレ
スの読み出し動作を行なう。これにより、データメモリ
８からデータの読み出しと、パリティメモリ９からパリ
ティデータの読み出しが行なわれる。そして、制御回路
１４では、パリティ検出回路１３がデータとパリティデ
ータからパリティエラの発生を検出した場合に、割り込
み信号線６を介して割り込み信号を出力してパリティエ
ラの発生を通知する。すると、割り込みを受け付けたバ
スマスタでは、アドレス用Ｉ／Ｏポート１０、ＩＤ用Ｉ
／Ｏポート１１の内容を制御回路１４を介して読み出
す。
レスにより共有メモリ７へのアクセスか否かを判断し、
共有メモリ７へのアクセスと判断した場合、ライト信号
線４からのライト信号に基づきデータメモリ８にアドレ
ス用Ｉ／Ｏポート１１を介してデータを書き込み、同時
に、パリティ生成回路１２で生成されるパリティデータ
（パリティビットデータ）をパリティメモリ９に書き込
み、この時のバス優先度信号線３から出力されるバスマ
スタのＩＤをＩＤ用Ｉ／Ｏポート１０に、アドレス線１
から出力されるアドレスをアドレス用Ｉ／Ｏポート１１
に書き込む。書き込み動作終了後、制御回路１４では、
アドレス用Ｉ／Ｏポート１１に書き込まれているアドレ
スの読み出し動作を行なう。これにより、データメモリ
８からデータの読み出しと、パリティメモリ９からパリ
ティデータの読み出しが行なわれる。そして、制御回路
１４では、パリティ検出回路１３がデータとパリティデ
ータからパリティエラの発生を検出した場合に、割り込
み信号線６を介して割り込み信号を出力してパリティエ
ラの発生を通知する。すると、割り込みを受け付けたバ
スマスタでは、アドレス用Ｉ／Ｏポート１０、ＩＤ用Ｉ
／Ｏポート１１の内容を制御回路１４を介して読み出
す。
【００１０】これにより、共有メモリ７でパリティエラ
が発生したこと及びパリティエラの発生したアドレスと
その書き込み動作を行ったバスマスタが特定されること
となる。
が発生したこと及びパリティエラの発生したアドレスと
その書き込み動作を行ったバスマスタが特定されること
となる。
【００１１】
【発明の効果】以上説明したように本発明によれば、制
御回路が、データメモリへのデータの書き込み動作終了
直後に、同一アドレスのメモリの読み出し動作を行い、
パリティエラ検出回路がパリティエラを検出した場合
に、割り込み信号線を介して割り込み信号を出力してパ
リティエラーを通知し、この割り込みを受け付けたバス
マスタが、制御回路を介してＩＤ用Ｉ／Ｏポートとアド
レス用Ｉ／Ｏポートの内容を読み出すことから、共有メ
モリにパリティエラが発生したこと及びパリティエラが
発生したメモリに書き込み動作を行ったバスマスタ及び
アドレスを特定できるという従来にない優れた効果があ
る。
御回路が、データメモリへのデータの書き込み動作終了
直後に、同一アドレスのメモリの読み出し動作を行い、
パリティエラ検出回路がパリティエラを検出した場合
に、割り込み信号線を介して割り込み信号を出力してパ
リティエラーを通知し、この割り込みを受け付けたバス
マスタが、制御回路を介してＩＤ用Ｉ／Ｏポートとアド
レス用Ｉ／Ｏポートの内容を読み出すことから、共有メ
モリにパリティエラが発生したこと及びパリティエラが
発生したメモリに書き込み動作を行ったバスマスタ及び
アドレスを特定できるという従来にない優れた効果があ
る。
【図１】本発明のパリティエラ処理方式を実施するため
のシステムの構成例を示す図である。
のシステムの構成例を示す図である。
１ アドレス線 ２ データ線 ３ バス優先度信号線 ４ ライト信号線 ５ リード信号線 ６ 及び割り込み信号線 ７ 共有メモリ ８ データメモリ ９ パリティメモリ １１ アドレス用Ｉ／Ｏポート １０ ＩＤ用Ｉ／Ｏポート １２ パリティ生成回路 １３ パリティエラ検出回路 １４ 制御回路 ２０ 共有バス
Claims (1)
- 【請求項１】 複数のバスマスタと、これらに共通して
接続された共有バスと、この共有バスに接続された共有
メモリとを備え、前記共有バスが、アドレス線，データ
線，バス優先度信号線，ライト信号線，リード信号線，
及び割り込み信号線を含んで構成され、前記共有メモリ
が、データメモリと、パリティメモリと、メモリライト
中のアドレスを書き込むアドレス用Ｉ／Ｏポートと、バ
スマスタのＩＤを書き込むＩＤ用Ｉ／Ｏポートと、ライ
ト動作時にデータからパリティデータを生成するパリテ
ィ生成回路と、リード動作時にデータとパリティデータ
を入力しパリティエラを検出するパリティエラ検出回路
と、これら全体を制御する制御回路とを有するシステム
において、前記制御回路が、前記共有メモリへのデータ
書き込み時に、前記パリティ生成回路からのパリティデ
ータのパリティメモリへの書き込みとこの時のアドレス
のアドレス用Ｉ／Ｏポートへの書き込みと、バスマスタ
ＩＤのＩＤ用Ｉ／Ｏポートへの書き込みを同時に行い、
書き込み動作終了後、アドレス用Ｉ／Ｏポートに書き込
まれているアドレスのメモリの読み出し動作を行い、前
記パリティエラ検出回路が、パリティエラを検出した場
合に、前記割り込み信号線を介して割り込み信号を出力
してパリティエラーを通知し、この割り込みを受け付け
たバスマスタが、前記制御回路を介して前記ＩＤ用Ｉ／
Ｏポートとアドレス用Ｉ／Ｏポートの内容を読み出すこ
とを特徴とする共有メモリのパリティエラ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302432A JPH05113935A (ja) | 1991-10-22 | 1991-10-22 | 共有メモリのパリテイエラ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302432A JPH05113935A (ja) | 1991-10-22 | 1991-10-22 | 共有メモリのパリテイエラ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113935A true JPH05113935A (ja) | 1993-05-07 |
Family
ID=17908858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3302432A Withdrawn JPH05113935A (ja) | 1991-10-22 | 1991-10-22 | 共有メモリのパリテイエラ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113935A (ja) |
-
1991
- 1991-10-22 JP JP3302432A patent/JPH05113935A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |