JPH02151940A - トレースメモリ方式 - Google Patents

トレースメモリ方式

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Publication number
JPH02151940A
JPH02151940A JP63306411A JP30641188A JPH02151940A JP H02151940 A JPH02151940 A JP H02151940A JP 63306411 A JP63306411 A JP 63306411A JP 30641188 A JP30641188 A JP 30641188A JP H02151940 A JPH02151940 A JP H02151940A
Authority
JP
Japan
Prior art keywords
address
circuit
output
signal
difference
Prior art date
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Pending
Application number
JP63306411A
Other languages
English (en)
Inventor
Masashi Tanaka
田中 雅志
Shigeru Yamazaki
茂 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
NEC Robotics Engineering Ltd
Original Assignee
NEC Corp
NEC Robotics Engineering Ltd
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Filing date
Publication date
Application filed by NEC Corp, NEC Robotics Engineering Ltd filed Critical NEC Corp
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Publication of JPH02151940A publication Critical patent/JPH02151940A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレースメモリ方式に関し、特にマイクロコン
ピュータシステムにおいてプログラム走行情報を記憶す
るトレースメモリ方式に関する。
〔従来の技術〕
従来、マイクロコンピュータにおいて、装置のデバッグ
及び動作異常の原因調査などにトレースメモリが用いら
れており、トレースメモリはアドレス及びデータをプロ
グラムの走行順に記憶していた。
〔発明が解決しようとする課題〕
上述した従来のトレースメモリ方式は、アドレス及びデ
ータをすべてプログラムの走行順に記憶するので大容量
のメモリが必要となり、システムが高価になるため、ト
レースメモリは安価なマイクロコンピュータシステムに
組込まれることはほとんどなく、安価なマイクロコンピ
ュータシステムには必要なときにだけトレースメモリを
付加し使用していたが、動作異常の原因調査などを行う
場合、トレースメモリを付加するため電源を断とするの
で、動作異常の現象を再現することが困難になるという
問題点があった。
本発明の目的は、トレースに必要な情報を記憶するため
の容量が従来に比較し小さい記憶容量ですみ、マイクロ
コンピュータシステムに安価に組込みができるトレース
メモリ方式を提供することにある。
〔課題を解決するための手段〕
本発明のトレースメモリ方式は、マイクロコンピュータ
システムのプログラム走行情報を記憶するトレースメモ
リ方式において、 (A)特定アドレス範囲であることを判断するアドレス
判定回路、 (B)前記アドレス判定回路の出力によりアドレスをラ
ッチするラッチ回路、 (C)前記アドレス判定回路の出力により前記ラッチ回
路の出力を記憶するバッファ回路、(D>前記ラッチ回
路の出力のアドレス情報と前記バッファ回路の出力のア
ドレス情報との差分があらかじめ定められた値より小さ
くないことを検出する差分検出回路、 (E)前記差分検出回路の出力により前記ラッチ回路の
出力を書込み、又特定アドレスにより読出しができるフ
ァーストインファーストアウトレジスタ、 (F)特定のアドレスを検出する特定アドレス検出回路
、 を備えて構成されている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例のブロック図である。
第1図に示すトレースメモリ方式は、入力アドレス信号
1のアドレスが特定のアドレス範囲であることを判定す
るアドレス判定回路2、アドレスをラッチするラッチ回
路3、アドレス判定回路2の出力によりラッチ回路3の
出力を記憶するバッファ回路4、ラッチ回路3の出力の
アドレス情報とバッファ回路4の出力のアドレス情報と
の差分が特定値以上であることを検出する差分検出回路
5、差分検出回路5の出力によりラッチ回路3の出力を
書込み、又特定アドレスにより読出しができるファース
トインファーストアウトレジスタ6、特定のアドレスを
検出する特定アドレス検出回路7から構成されている。
ここで、ラッチ回路3及びバッファ回路4は初期値が「
0」、アドレス判定回路2の特定アドレス範囲は100
0番地から1009番地、差分検出回路5の差分の特定
値は「3」、特定アドレス検出回路の特定アドレス値は
2000番地であるものとする。
次に、動作を説明する。
入力のアドレス信号1が1000番地とすると、アドレ
ス判定回路2では特定アドレス範囲であるので、アドレ
ス特定範囲内判定信号9を出力する。その結果、ラッチ
回路3にはrlooo」、バッファ回路4には「000
0」が記憶される。
次に、差分検出回路5ではラッチ回路3のラッチ出力信
号10の値rlooo、+とバッファ回路4のバッファ
出力信号11の値roooOJとを比較し、差分が3以
上であるので、レジスタライト信号12を出力する。そ
のレジスタライト信号12によりファーストインファー
ストアウトレジスタ6に「1000」が記憶される。
次に、アドレス信号1が1001番地となったとすると
アドレス特定範囲内判定信号9の出力によってラッチ回
路3には「1001」、バッファ回路4にはrlooo
、+が記憶される。そして、差分検出回路5にて、ラッ
チ出力信号10の値rlooIJとバッファ出力信号1
1の値r1000Jが比較されるが、差分が3以下であ
るので、ファーストインファーストアウトレジスタ6へ
の書込は行われない。
続いてアドレス信号1がrlo05J番地となったとす
ると、アドレス特定範囲内判定信号9の出力によってラ
ッチ回路3にはrlo05J、バッファ回路4にはrl
ooIJが記憶される。
そして、差分検出回路5にてラッチ出力信号1゜の値「
1005」とバッファ出力信号11の値[1001」と
が比較され、差分が3以上であるので、レジスタライト
信号12の出力によりファーストインファーストアウト
レジスタ6にrlo05Jが記憶される。
これまでの動作により、rlooo、とr1005」が
記憶されたことになる。その読出し動作は以下の通りと
なる。
アドレス信号1がr2000J番地となったとすると、
アドレス判定回路2では特定アドレス範囲外と判定し、
アドレス特定範囲内判定信号9の出力は行わない。従っ
て、ファーストインファーストアウトレジスタ6への書
込み処理は行われない。
一方、特定アドレス検出回路7はr2000」番地のア
ドレスによって一致を判定し、レジスタリード信号13
を出力する。その信号によってファーストインファース
トアウトレジスタ6に記憶されていた値’100OJが
読み出しデータ出力信号8として出力される。以後、同
様の動作によってrlo05Jが読出される。
このように、プログラム走行において、変化のあったア
ドレスのみを記憶することにより、トレースに必要な情
報の記憶容量が従来に比較し小さい記憶容量ですみ、シ
ステムに安価に組込むことができる。
〔発明の効果〕
以上説明したように、本発明は、プログラム走行におい
て、変化のあったアドレスのみを記憶することにより、
トレースに必要な情報の記憶容量が従来に比較し小さい
記憶容量ですみ、システムに安価に組込むことができる
という効果を有する。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図である。 1・・・・・・アドレス信号、2・・・・・・アドレス
判定回路、3・・・・・・ラッチ回路、4・・・・・・
バッファ回路、5・・・・・・差分検出回路、6・・・
・・・ファーストインファーストアウトレジスタ、7・
・・・・・特定アドレス検出回路、8・・・・・・読み
出しデータ出力信号、9・・・・・・アドレス特定範囲
内判定信号、10・・・・・・ラッチ出力信号、11・
・・・・・バッファ出力信号、12・・・・・・レジス
タライト信号、13・・・・・・レジスタリード信号。 代理人 弁理士  内 原  晋 1ニアドレス信号 2ニアドレス判定回路 3:ラッチ回路 4:バッファ回路 5:差分検出回路 6:ファーストインファーストアウトレジスタ7:特定
アドレス検出回路 8:読み出しデータ出力信号 9ニアドレス特定範囲内判定信号 10:ラッチ出力信号 11:バッファ出力信号 12ニレジスタライト信号 13:レジスタリード信号 第  1 図

Claims (1)

  1. 【特許請求の範囲】 マイクロコンピュータシステムのプログラム走行情報を
    記憶するトレースメモリ方式において、 (A)特定アドレス範囲であることを判断するアドレス
    判定回路、 (B)前記アドレス判定回路の出力によりアドレスをラ
    ッチするラッチ回路、 (C)前記アドレス判定回路の出力により前記ラッチ回
    路の出力を記憶するバッファ回路、(D)前記ラッチ回
    路の出力のアドレス情報と前記バッファ回路の出力のア
    ドレス情報との差分があらかじめ定められた値より小さ
    くないことを検出する差分検出回路、 (E)前記差分検出回路の出力により前記ラッチ回路の
    出力を書込み、又特定アドレスにより読出しができるフ
    ァーストインファーストアウトレジスタ、 (F)特定のアドレスを検出する特定アドレス検出回路
    、 を備えたことを特徴とするトレースメモリ方式。
JP63306411A 1988-12-02 1988-12-02 トレースメモリ方式 Pending JPH02151940A (ja)

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JP63306411A JPH02151940A (ja) 1988-12-02 1988-12-02 トレースメモリ方式

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JP63306411A JPH02151940A (ja) 1988-12-02 1988-12-02 トレースメモリ方式

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JPH02151940A true JPH02151940A (ja) 1990-06-11

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ID=17956694

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Application Number Title Priority Date Filing Date
JP63306411A Pending JPH02151940A (ja) 1988-12-02 1988-12-02 トレースメモリ方式

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JP (1) JPH02151940A (ja)

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