JPH02151940A - トレースメモリ方式 - Google Patents
トレースメモリ方式Info
- Publication number
- JPH02151940A JPH02151940A JP63306411A JP30641188A JPH02151940A JP H02151940 A JPH02151940 A JP H02151940A JP 63306411 A JP63306411 A JP 63306411A JP 30641188 A JP30641188 A JP 30641188A JP H02151940 A JPH02151940 A JP H02151940A
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- Japan
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- circuit
- output
- signal
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- Pending
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- 230000015654 memory Effects 0.000 title claims description 16
- 238000001514 detection method Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトレースメモリ方式に関し、特にマイクロコン
ピュータシステムにおいてプログラム走行情報を記憶す
るトレースメモリ方式に関する。
ピュータシステムにおいてプログラム走行情報を記憶す
るトレースメモリ方式に関する。
従来、マイクロコンピュータにおいて、装置のデバッグ
及び動作異常の原因調査などにトレースメモリが用いら
れており、トレースメモリはアドレス及びデータをプロ
グラムの走行順に記憶していた。
及び動作異常の原因調査などにトレースメモリが用いら
れており、トレースメモリはアドレス及びデータをプロ
グラムの走行順に記憶していた。
上述した従来のトレースメモリ方式は、アドレス及びデ
ータをすべてプログラムの走行順に記憶するので大容量
のメモリが必要となり、システムが高価になるため、ト
レースメモリは安価なマイクロコンピュータシステムに
組込まれることはほとんどなく、安価なマイクロコンピ
ュータシステムには必要なときにだけトレースメモリを
付加し使用していたが、動作異常の原因調査などを行う
場合、トレースメモリを付加するため電源を断とするの
で、動作異常の現象を再現することが困難になるという
問題点があった。
ータをすべてプログラムの走行順に記憶するので大容量
のメモリが必要となり、システムが高価になるため、ト
レースメモリは安価なマイクロコンピュータシステムに
組込まれることはほとんどなく、安価なマイクロコンピ
ュータシステムには必要なときにだけトレースメモリを
付加し使用していたが、動作異常の原因調査などを行う
場合、トレースメモリを付加するため電源を断とするの
で、動作異常の現象を再現することが困難になるという
問題点があった。
本発明の目的は、トレースに必要な情報を記憶するため
の容量が従来に比較し小さい記憶容量ですみ、マイクロ
コンピュータシステムに安価に組込みができるトレース
メモリ方式を提供することにある。
の容量が従来に比較し小さい記憶容量ですみ、マイクロ
コンピュータシステムに安価に組込みができるトレース
メモリ方式を提供することにある。
本発明のトレースメモリ方式は、マイクロコンピュータ
システムのプログラム走行情報を記憶するトレースメモ
リ方式において、 （Ａ）特定アドレス範囲であることを判断するアドレス
判定回路、 （Ｂ）前記アドレス判定回路の出力によりアドレスをラ
ッチするラッチ回路、 （Ｃ）前記アドレス判定回路の出力により前記ラッチ回
路の出力を記憶するバッファ回路、（Ｄ＞前記ラッチ回
路の出力のアドレス情報と前記バッファ回路の出力のア
ドレス情報との差分があらかじめ定められた値より小さ
くないことを検出する差分検出回路、 （Ｅ）前記差分検出回路の出力により前記ラッチ回路の
出力を書込み、又特定アドレスにより読出しができるフ
ァーストインファーストアウトレジスタ、 （Ｆ）特定のアドレスを検出する特定アドレス検出回路
、 を備えて構成されている。
システムのプログラム走行情報を記憶するトレースメモ
リ方式において、 （Ａ）特定アドレス範囲であることを判断するアドレス
判定回路、 （Ｂ）前記アドレス判定回路の出力によりアドレスをラ
ッチするラッチ回路、 （Ｃ）前記アドレス判定回路の出力により前記ラッチ回
路の出力を記憶するバッファ回路、（Ｄ＞前記ラッチ回
路の出力のアドレス情報と前記バッファ回路の出力のア
ドレス情報との差分があらかじめ定められた値より小さ
くないことを検出する差分検出回路、 （Ｅ）前記差分検出回路の出力により前記ラッチ回路の
出力を書込み、又特定アドレスにより読出しができるフ
ァーストインファーストアウトレジスタ、 （Ｆ）特定のアドレスを検出する特定アドレス検出回路
、 を備えて構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すトレースメモリ方式は、入力アドレス信号
１のアドレスが特定のアドレス範囲であることを判定す
るアドレス判定回路２、アドレスをラッチするラッチ回
路３、アドレス判定回路２の出力によりラッチ回路３の
出力を記憶するバッファ回路４、ラッチ回路３の出力の
アドレス情報とバッファ回路４の出力のアドレス情報と
の差分が特定値以上であることを検出する差分検出回路
５、差分検出回路５の出力によりラッチ回路３の出力を
書込み、又特定アドレスにより読出しができるファース
トインファーストアウトレジスタ６、特定のアドレスを
検出する特定アドレス検出回路７から構成されている。
１のアドレスが特定のアドレス範囲であることを判定す
るアドレス判定回路２、アドレスをラッチするラッチ回
路３、アドレス判定回路２の出力によりラッチ回路３の
出力を記憶するバッファ回路４、ラッチ回路３の出力の
アドレス情報とバッファ回路４の出力のアドレス情報と
の差分が特定値以上であることを検出する差分検出回路
５、差分検出回路５の出力によりラッチ回路３の出力を
書込み、又特定アドレスにより読出しができるファース
トインファーストアウトレジスタ６、特定のアドレスを
検出する特定アドレス検出回路７から構成されている。
ここで、ラッチ回路３及びバッファ回路４は初期値が「
０」、アドレス判定回路２の特定アドレス範囲は１００
０番地から１００９番地、差分検出回路５の差分の特定
値は「３」、特定アドレス検出回路の特定アドレス値は
２０００番地であるものとする。
０」、アドレス判定回路２の特定アドレス範囲は１００
０番地から１００９番地、差分検出回路５の差分の特定
値は「３」、特定アドレス検出回路の特定アドレス値は
２０００番地であるものとする。
次に、動作を説明する。
入力のアドレス信号１が１０００番地とすると、アドレ
ス判定回路２では特定アドレス範囲であるので、アドレ
ス特定範囲内判定信号９を出力する。その結果、ラッチ
回路３にはｒｌｏｏｏ」、バッファ回路４には「０００
０」が記憶される。
ス判定回路２では特定アドレス範囲であるので、アドレ
ス特定範囲内判定信号９を出力する。その結果、ラッチ
回路３にはｒｌｏｏｏ」、バッファ回路４には「０００
０」が記憶される。
次に、差分検出回路５ではラッチ回路３のラッチ出力信
号１０の値ｒｌｏｏｏ、＋とバッファ回路４のバッファ
出力信号１１の値ｒｏｏｏＯＪとを比較し、差分が３以
上であるので、レジスタライト信号１２を出力する。そ
のレジスタライト信号１２によりファーストインファー
ストアウトレジスタ６に「１０００」が記憶される。
号１０の値ｒｌｏｏｏ、＋とバッファ回路４のバッファ
出力信号１１の値ｒｏｏｏＯＪとを比較し、差分が３以
上であるので、レジスタライト信号１２を出力する。そ
のレジスタライト信号１２によりファーストインファー
ストアウトレジスタ６に「１０００」が記憶される。
次に、アドレス信号１が１００１番地となったとすると
アドレス特定範囲内判定信号９の出力によってラッチ回
路３には「１００１」、バッファ回路４にはｒｌｏｏｏ
、＋が記憶される。そして、差分検出回路５にて、ラッ
チ出力信号１０の値ｒｌｏｏＩＪとバッファ出力信号１
１の値ｒ１０００Ｊが比較されるが、差分が３以下であ
るので、ファーストインファーストアウトレジスタ６へ
の書込は行われない。
アドレス特定範囲内判定信号９の出力によってラッチ回
路３には「１００１」、バッファ回路４にはｒｌｏｏｏ
、＋が記憶される。そして、差分検出回路５にて、ラッ
チ出力信号１０の値ｒｌｏｏＩＪとバッファ出力信号１
１の値ｒ１０００Ｊが比較されるが、差分が３以下であ
るので、ファーストインファーストアウトレジスタ６へ
の書込は行われない。
続いてアドレス信号１がｒｌｏ０５Ｊ番地となったとす
ると、アドレス特定範囲内判定信号９の出力によってラ
ッチ回路３にはｒｌｏ０５Ｊ、バッファ回路４にはｒｌ
ｏｏＩＪが記憶される。
ると、アドレス特定範囲内判定信号９の出力によってラ
ッチ回路３にはｒｌｏ０５Ｊ、バッファ回路４にはｒｌ
ｏｏＩＪが記憶される。
そして、差分検出回路５にてラッチ出力信号１゜の値「
１００５」とバッファ出力信号１１の値［１００１」と
が比較され、差分が３以上であるので、レジスタライト
信号１２の出力によりファーストインファーストアウト
レジスタ６にｒｌｏ０５Ｊが記憶される。
１００５」とバッファ出力信号１１の値［１００１」と
が比較され、差分が３以上であるので、レジスタライト
信号１２の出力によりファーストインファーストアウト
レジスタ６にｒｌｏ０５Ｊが記憶される。
これまでの動作により、ｒｌｏｏｏ、とｒ１００５」が
記憶されたことになる。その読出し動作は以下の通りと
なる。
記憶されたことになる。その読出し動作は以下の通りと
なる。
アドレス信号１がｒ２０００Ｊ番地となったとすると、
アドレス判定回路２では特定アドレス範囲外と判定し、
アドレス特定範囲内判定信号９の出力は行わない。従っ
て、ファーストインファーストアウトレジスタ６への書
込み処理は行われない。
アドレス判定回路２では特定アドレス範囲外と判定し、
アドレス特定範囲内判定信号９の出力は行わない。従っ
て、ファーストインファーストアウトレジスタ６への書
込み処理は行われない。
一方、特定アドレス検出回路７はｒ２０００」番地のア
ドレスによって一致を判定し、レジスタリード信号１３
を出力する。その信号によってファーストインファース
トアウトレジスタ６に記憶されていた値’１００ＯＪが
読み出しデータ出力信号８として出力される。以後、同
様の動作によってｒｌｏ０５Ｊが読出される。
ドレスによって一致を判定し、レジスタリード信号１３
を出力する。その信号によってファーストインファース
トアウトレジスタ６に記憶されていた値’１００ＯＪが
読み出しデータ出力信号８として出力される。以後、同
様の動作によってｒｌｏ０５Ｊが読出される。
このように、プログラム走行において、変化のあったア
ドレスのみを記憶することにより、トレースに必要な情
報の記憶容量が従来に比較し小さい記憶容量ですみ、シ
ステムに安価に組込むことができる。
ドレスのみを記憶することにより、トレースに必要な情
報の記憶容量が従来に比較し小さい記憶容量ですみ、シ
ステムに安価に組込むことができる。
以上説明したように、本発明は、プログラム走行におい
て、変化のあったアドレスのみを記憶することにより、
トレースに必要な情報の記憶容量が従来に比較し小さい
記憶容量ですみ、システムに安価に組込むことができる
という効果を有する。
て、変化のあったアドレスのみを記憶することにより、
トレースに必要な情報の記憶容量が従来に比較し小さい
記憶容量ですみ、システムに安価に組込むことができる
という効果を有する。
第１図は本発明の一実施例のブロック図である。
１・・・・・・アドレス信号、２・・・・・・アドレス
判定回路、３・・・・・・ラッチ回路、４・・・・・・
バッファ回路、５・・・・・・差分検出回路、６・・・
・・・ファーストインファーストアウトレジスタ、７・
・・・・・特定アドレス検出回路、８・・・・・・読み
出しデータ出力信号、９・・・・・・アドレス特定範囲
内判定信号、１０・・・・・・ラッチ出力信号、１１・
・・・・・バッファ出力信号、１２・・・・・・レジス
タライト信号、１３・・・・・・レジスタリード信号。 代理人 弁理士 内 原 晋 １ニアドレス信号 ２ニアドレス判定回路 ３：ラッチ回路 ４：バッファ回路 ５：差分検出回路 ６：ファーストインファーストアウトレジスタ７：特定
アドレス検出回路 ８：読み出しデータ出力信号 ９ニアドレス特定範囲内判定信号 １０：ラッチ出力信号 １１：バッファ出力信号 １２ニレジスタライト信号 １３：レジスタリード信号 第 １ 図
判定回路、３・・・・・・ラッチ回路、４・・・・・・
バッファ回路、５・・・・・・差分検出回路、６・・・
・・・ファーストインファーストアウトレジスタ、７・
・・・・・特定アドレス検出回路、８・・・・・・読み
出しデータ出力信号、９・・・・・・アドレス特定範囲
内判定信号、１０・・・・・・ラッチ出力信号、１１・
・・・・・バッファ出力信号、１２・・・・・・レジス
タライト信号、１３・・・・・・レジスタリード信号。 代理人 弁理士 内 原 晋 １ニアドレス信号 ２ニアドレス判定回路 ３：ラッチ回路 ４：バッファ回路 ５：差分検出回路 ６：ファーストインファーストアウトレジスタ７：特定
アドレス検出回路 ８：読み出しデータ出力信号 ９ニアドレス特定範囲内判定信号 １０：ラッチ出力信号 １１：バッファ出力信号 １２ニレジスタライト信号 １３：レジスタリード信号 第 １ 図
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータシステムのプログラム走行情報を
記憶するトレースメモリ方式において、 （Ａ）特定アドレス範囲であることを判断するアドレス
判定回路、 （Ｂ）前記アドレス判定回路の出力によりアドレスをラ
ッチするラッチ回路、 （Ｃ）前記アドレス判定回路の出力により前記ラッチ回
路の出力を記憶するバッファ回路、（Ｄ）前記ラッチ回
路の出力のアドレス情報と前記バッファ回路の出力のア
ドレス情報との差分があらかじめ定められた値より小さ
くないことを検出する差分検出回路、 （Ｅ）前記差分検出回路の出力により前記ラッチ回路の
出力を書込み、又特定アドレスにより読出しができるフ
ァーストインファーストアウトレジスタ、 （Ｆ）特定のアドレスを検出する特定アドレス検出回路
、 を備えたことを特徴とするトレースメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306411A JPH02151940A (ja) | 1988-12-02 | 1988-12-02 | トレースメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306411A JPH02151940A (ja) | 1988-12-02 | 1988-12-02 | トレースメモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151940A true JPH02151940A (ja) | 1990-06-11 |
Family
ID=17956694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306411A Pending JPH02151940A (ja) | 1988-12-02 | 1988-12-02 | トレースメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151940A (ja) |
-
1988
- 1988-12-02 JP JP63306411A patent/JPH02151940A/ja active Pending
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