JPH03214338A - メモリチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔ｗｉ嬰〕 メモリのチェノク回路に関し、 高速なメモリチェックの実現を目的とし、メモリの異な
る格納位置に同一の情報を書き込むための書込手段と、
前記メモリから前記情報を読み出すための読出手段と、
読み出された情報を格納する第１のレジスタ手段と、前
記第１のレジスタ手段の内容が格納される第２のレジス
タ手段と、前記第１と第２のレジスタ手段の出力を比較
する比較手段と、を備えて構成される。

（産業上の利用分野〕 本発明は、メモリのチェノク回路に関する。

コンピュータ等において、メモリ素子のチェノクは、重
要である。

特に、近年、メモリ容量が増えてきており、高速なメモ
リチェックを行なうことが可能なメモリチェック回路が
必要とされる。

〔従来の技術］ 従来、メモリ素子のチェノクは、ＣＰＵがメモリ素子か
ら格納されている情報を読出し、マイクロプログラムに
よりコンベアチェノクを行なうようにしていた。

〔発明が解決しようとする課題〕

しかしながら、従来は、マイクロプログラムによるコン
ベアチェノクであるため、チエ，クのために時間を要す
る他、ＣＰＵを長時間の間専有してしまうという問題が
あった。

本発明の目的は、前述した従来の問題に鑑み、高速なメ
モリチェ，クを行なうことのできるメモリチェック回路
を促供することにある。

〔課題を解決するための手段〕

そして、この目的は、メモリの異なる格納位置己こ同一
の情報を書き込むための書込手段と、前記メモリから前
記情報を読み出すための：＾出手段と読み出された情報
を格納する第１のレジスタ手段と、ＷＴ記第ｊのレジス
タ手段の内容が格納される第２のレンスク手段と、前記
第１と第２のレジスタ手段の出力を比較する比較千段と
、を備えて成るメモリチェック回路により達成される。

〔作用］ すなわち、本発明によれば、メモリには同一の情報が書
き込まれているので、この情報を第１と第２のレジスタ
手段に順次格納させるようにしておき、そして、これら
第１と第２のレジスタ手段の出力を比較手段により比較
するのみで、高速で且つ簡単にメモリのチェノクを行な
うことが可能となり、また、ＣＰＵ等に負荷を掛けるこ
ともない。

（実施例） 以下本発明に係るメモリチェック回路の実施例を図面を
用いて説明する。

第１図は一実施例の説明図、第２図はメモリの格納内容
、第３図は動作タイムチャートをそれぞれ示す。

図中、まず、ＣＰＵ０は、書込回路５０を動作さヒ、メ
モリ１０に第２図に示すように、アドレス「０」及びｒ
１，にデータ「００」の書込みを行ない、次いで、アド
レス「２ヨ及び「３」にデータ「０１」の書込みを行な
い、以下同様にして順次メモリ１０の最終アドレス迄デ
ータの書込みを行なう。

この状態で、ＣＰＵ７０は読出回路６０を動作させる。

読出回路６０はＣＰＵ７０からの読出し指示に従って、
メモリ１０のアドレス「０」から格納データの読出しを
行なわせる。

そして、読出回路６０は、メモリ１０から読出されたデ
ータをレジスタ２０に格納させる。

次いで、読出回路６０は、メモリ１０から次のアドレス
「１」から格納データの読出しを行なう一方、レジスタ
２０に格納されているデータをレジスタ３０にノフトさ
せる。

ここで、レジスタ２０及び３０はパラレル人力パラレル
アウトのノフトレジスタを用いることができる。

この時、読出回路６０は、比較器４０に対してイネーブ
ル信号を与える。

従って、比較器４０には、レジスタ２０及びレジスタ３
０の出力が入力されているので、両レジスタ２０及び３
０にセノトされたデータの比較が行なわれ、両者の出力
が不一致の場合には、エラー信号が出力される。

このエラー信号は、ＣＰＵ７　０に対して割り込み信号
として与えられる。

ＣＰＵ７０はこのエラー信号を受け取ると、そそのエラ
ー信号が出力されたときに読出回路６０がメモリ１０の
どのアドレスを指定していたかを読出回路６０内に設け
られた圓示しないアドレスカウンタの内容を確認するこ
とで、異常のあったメモリアトレスを知る。

以下同様にして、読出回路６０は、その内部に設けられ
た図示しないアドレスカウンタを順次更新してメモリ１
０の読出しアドレスを更新しメモリ１０からデータの読
出しを行なわせる。

そして、読出回路６０は、アドレスカウンタの値がメモ
リ１０の最終アトレスに一致したことをアドレスカウン
タからのキャリー信号あるいはアドレスカウンタの出力
とを比較チェノクすることにより検出すると、ＣＰＵ７
　０に対してメモリチェック動作の終了通知を行なう。

以上説明したように、本実施例によれば、ＣＰＵに何ら
の負荷を与えることなく、メモリのチェノクを行なうこ
とが可能となる。

尚、メモリ１０の正常性の確認をより正確に行なうため
、メモリチェック動作の最初に、同一アドレス、例えば
アドレス「０」の内容を連続して２回読出しを行ない、
順次レノスタ２０及び３０にシフトさせて比較器４０に
より比較チェノクするとよい。

すなわち、メモリ１０の浸出し出力線から比較器４０の
出力迄の間での異常状態を検出することができるので、
メモリ１０の異常とメモリチェック回路自体の異常とを
切り分けて険出することも可能となる。

更に、前述レた実施例では、隣接するアトレスに同一・
のデータを格納するようにしたが、こね，に限定される
ものでなく、メモリからのデータの読出しの際に、同一
データが格納されているアトレスが連続して読出せるよ
うに構成されていれば、必ずしも隣接するアドレスに同
一データを格納しなくてもよい。

従って、メモリＩＯに格納するデータは、全て同しデー
タであっても良い。

〔発明の効果〕

以上説明したように、本発明によれば、メモリから読出
したデータを順次レジスタにセノトしてソフトさせるの
みで、簡単にエラーチェノクを行なうことができるので
、高速なメモリチェックを行なうことが可能となる。

【図面の簡単な説明】

第１図は一実施例の説明図、 第２図はメモリの格納内容を示す図、 第３図は動作タイムチャートである。 図中、１０：よメモリ、２０，３０はレジスク、４０は
比較器、 ５０は書込回路、 ６０は読出回路、 マＯはＣＰＵである。

Claims (1)

1. 【特許請求の範囲】 メモリの異なる格納位置に同一の情報を書き込むための
   書込手段と、 前記メモリから前記情報を読み出すための読出手段と、 読み出された情報を格納する第１のレジスタ手段と、 前記第１のレジスタ手段の内容が格納される第２のレジ
   スタ手段と、 前記第１と第２のレジスタ手段の出力を比較する比較手
   段と、 を備えてなるメモリチェック回路。