JPH01163860A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH01163860A JPH01163860A JP62323460A JP32346087A JPH01163860A JP H01163860 A JPH01163860 A JP H01163860A JP 62323460 A JP62323460 A JP 62323460A JP 32346087 A JP32346087 A JP 32346087A JP H01163860 A JPH01163860 A JP H01163860A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- memory
- control
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000001850 reproductive effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入出力制御装置に関し、特に、制御プログラ
ムのアドレストレース機能に関する。
ムのアドレストレース機能に関する。
従来の技術
従来、この種の入出力制御装置け、保守１診断機能の一
部と′して、マイクロプログラムの実行経過をトレース
するアドレストレース機能を有していた。
部と′して、マイクロプログラムの実行経過をトレース
するアドレストレース機能を有していた。
発明が解決しようとする問題点
しかしながら、上述した従来のアドレストレース機能は
実行したマイクロプログラムの全てのア′ドレスをトレ
ースメモリに格納するので、限られたトレースメモリ容
量では一部のアドレストレースしか採取できまい。その
為に制御プログラムのミス等で制御テーブルの破壊か発
生しても、＠害原因と障害の発生とに時間的開きがある
為に、障害原因となったアドレスが採取できないという
欠点があった。
実行したマイクロプログラムの全てのア′ドレスをトレ
ースメモリに格納するので、限られたトレースメモリ容
量では一部のアドレストレースしか採取できまい。その
為に制御プログラムのミス等で制御テーブルの破壊か発
生しても、＠害原因と障害の発生とに時間的開きがある
為に、障害原因となったアドレスが採取できないという
欠点があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な入出力制御装置を提
供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な入出力制御装置を提
供することにある。
問題点を解決するための手段
上記目的を達成する為に６本発明に係る入出力制ａ表置
け、入出力装置を制御する為の制御情報を格納するテー
ブルメモリと、４Ｆ込データを生成する書込データ回路
と、書込アドレスを生成する書込アドレス生成回路と、
制御プログラムを格納する制御メモリと、制御プログラ
ムを実行する制御部とからなる入出力制御装置において
、前記制御メモリから制御プログラムを読出す時のアド
レスを格納するアドレストレースメモリと、格納アドレ
スを指定するトレースメモリアドレス回路と。
け、入出力装置を制御する為の制御情報を格納するテー
ブルメモリと、４Ｆ込データを生成する書込データ回路
と、書込アドレスを生成する書込アドレス生成回路と、
制御プログラムを格納する制御メモリと、制御プログラ
ムを実行する制御部とからなる入出力制御装置において
、前記制御メモリから制御プログラムを読出す時のアド
レスを格納するアドレストレースメモリと、格納アドレ
スを指定するトレースメモリアドレス回路と。
外部装置から指定される比較アドレス格納回路及び比較
データ格納回路と、書込アドレス生成回路のアドレスと
比較アドレス格納回路のアドレスとを比較する第１の比
較回路と、ｙ＃込データ回路のデータと比較データ格納
回路のデータとを比較するＭコの比較回路とを具備して
構成される。
データ格納回路と、書込アドレス生成回路のアドレスと
比較アドレス格納回路のアドレスとを比較する第１の比
較回路と、ｙ＃込データ回路のデータと比較データ格納
回路のデータとを比較するＭコの比較回路とを具備して
構成される。
実施例
次に０本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図を参照すると１本発明の一実施例は、マイクロプ
ログラムを格納する制御メモリｌと、制御メモリノから
マイクロプログラムを読出して実行する制御部−と、制
御情報が格納されるテーブルメモリ３と、制御部コから
テーブルメモリ３を読み／蓄きする時に指定されるアド
レスを生成するアドレス生成回路ダ及びテーブルメモリ
３への書込データを格納する書込データ回路ｊと、外部
装置から指定され比較するアドレスを格納する比較アド
レス格納回路６及び比較するデータを格納する比較デー
タ格納回路７と、アドレス生成回路ダの出力と比較アド
レス格納回路乙の出力との比較を行なうアドレス比較回
ａｒｔと、書込データ回路３の出力と比較データ格納回
路りの出力との比較を行なうデータ比較回路デと、アド
レス比較回路Ｓとデータ比較回路９とのＡＮＤをとるＡ
ＮＤ回路１０と、制御メモリｌのアドレスを格納するア
ドレストレースメモリ／ｌと、格納アドレスを指定する
書込アドレス回路ｌコとからなる。
ログラムを格納する制御メモリｌと、制御メモリノから
マイクロプログラムを読出して実行する制御部−と、制
御情報が格納されるテーブルメモリ３と、制御部コから
テーブルメモリ３を読み／蓄きする時に指定されるアド
レスを生成するアドレス生成回路ダ及びテーブルメモリ
３への書込データを格納する書込データ回路ｊと、外部
装置から指定され比較するアドレスを格納する比較アド
レス格納回路６及び比較するデータを格納する比較デー
タ格納回路７と、アドレス生成回路ダの出力と比較アド
レス格納回路乙の出力との比較を行なうアドレス比較回
ａｒｔと、書込データ回路３の出力と比較データ格納回
路りの出力との比較を行なうデータ比較回路デと、アド
レス比較回路Ｓとデータ比較回路９とのＡＮＤをとるＡ
ＮＤ回路１０と、制御メモリｌのアドレスを格納するア
ドレストレースメモリ／ｌと、格納アドレスを指定する
書込アドレス回路ｌコとからなる。
次に木実流側の動作について述べる。
制御部コは制御メモＩＪ ／に格納されているマイクロ
プログラムを読取って実行する。読取ったマイクロプロ
グラムがテーブルメモリＪへの書込の時には、制御部コ
は、アドレス生成回路ダにテーブルメモリＪへの書込ア
ドレスを、又書込データ回路ｊにテーブルメモＩＪ Ｊ
への書込データを各々格納シ、テーブルメモリ３ヘデー
タを書込む。
プログラムを読取って実行する。読取ったマイクロプロ
グラムがテーブルメモリＪへの書込の時には、制御部コ
は、アドレス生成回路ダにテーブルメモリＪへの書込ア
ドレスを、又書込データ回路ｊにテーブルメモＩＪ Ｊ
への書込データを各々格納シ、テーブルメモリ３ヘデー
タを書込む。
この時、アドレス比較回路ｇは、アドレス生成回路弘の
内容と比較アドレス格納回路の内容とを比較し、一致す
る場合には出力を＠ｌ″にする。
内容と比較アドレス格納回路の内容とを比較し、一致す
る場合には出力を＠ｌ″にする。
又、データ比較回路デも、書込データ回＠！の内容と比
較データ回路りとの比較を行ない、一致する場合には同
様に出力を＠ｌ″にする。
較データ回路りとの比較を行ない、一致する場合には同
様に出力を＠ｌ″にする。
アドレス比較回路ｔとデータ比較回路９で一致が検出さ
れると、 ＡＮＤ回路１０によりアドレストレースメモ
リｌ／Ｉ／ｃ書込イネーブル信号を出すと共に書込アド
レス回路／コにアドレスカウンタを十／させる。
れると、 ＡＮＤ回路１０によりアドレストレースメモ
リｌ／Ｉ／ｃ書込イネーブル信号を出すと共に書込アド
レス回路／コにアドレスカウンタを十／させる。
アドレストレースメモリ／ＩＦ−１４込アドレス回路１
２で指定されたアドレスに制御部コが指定した制御メモ
リｌのアドレスを格納する。
２で指定されたアドレスに制御部コが指定した制御メモ
リｌのアドレスを格納する。
発明の効果
以上説明したように１本発明によれば、制御テーブル内
の指定されたアドレスに指定されたデータを書込むマイ
クロ命令を実行した時だけ、該当マイクロ命令が格納さ
れているアドレスをトレースすることによって、プログ
ラムのミス等により制御テーブルの内容が破壊された時
に、上記アドレストレースの内容を解析することによっ
て容易に障害原因を究明することが小米る。
の指定されたアドレスに指定されたデータを書込むマイ
クロ命令を実行した時だけ、該当マイクロ命令が格納さ
れているアドレスをトレースすることによって、プログ
ラムのミス等により制御テーブルの内容が破壊された時
に、上記アドレストレースの内容を解析することによっ
て容易に障害原因を究明することが小米る。
１！／図は本発明の一実施例を示すブロック構成図であ
る。 ｌ・・・制御メモリ、コ・・・制一部、３・・・テーブ
ルメモｌＪ、４Ｉ・・・アドレス生成回路、ｊ・・・書
込データ回路、６・・・比較アドレス格納回路、り・・
・比較データ格納回路、ｔ・・・アドレス比較回路、ｔ
・・・データ比較回路、１０・・・ＡＮＤ回路、 ｌ／
・・・アドレス、トレースメモリ、 ／２・・・書込ア
ドレス回路 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ４ ： ７トルス生殖回路 ５： 書込データＵＡｒ＆ ６：Ｗ較アドレス格納回路 ７ ： 比、較テ゛−夕暑各納回路 第１図
る。 ｌ・・・制御メモリ、コ・・・制一部、３・・・テーブ
ルメモｌＪ、４Ｉ・・・アドレス生成回路、ｊ・・・書
込データ回路、６・・・比較アドレス格納回路、り・・
・比較データ格納回路、ｔ・・・アドレス比較回路、ｔ
・・・データ比較回路、１０・・・ＡＮＤ回路、 ｌ／
・・・アドレス、トレースメモリ、 ／２・・・書込ア
ドレス回路 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ４ ： ７トルス生殖回路 ５： 書込データＵＡｒ＆ ６：Ｗ較アドレス格納回路 ７ ： 比、較テ゛−夕暑各納回路 第１図
Claims (1)
- 入出力装置を制御する為の制御情報を格納するテーブル
メモリと、該テーブルメモリへの書込データを生成する
書込データ回路及び書込アドレスを生成する書込アドレ
ス生成回路と、制御プログラムを格納する制御メモリと
、該制御メモリ内のプログラムを実行する制御部からな
る入出力制御装置において、前記制御部から生成され前
記制御メモリをアクセスする制御アドレスを格納するア
ドレストレースメモリと、該アドレストレースメモリの
格納アドレスを指定するトレースメモリアドレス回路と
、外部装置から指定される比較アドレス格納回路及び比
較データ格納回路と、前記書込アドレス生成回路のアド
レスと前記比較アドレス格納回路のアドレスとを比較す
る第１の比較回路と、前記書込データ回路のデータと比
較データ格納回路のデータとを比較する第２の比較回路
とを有し、前記第１の比較回路及び第２の比較回路が同
時に一致する時に前記制御アドレスを前記アドレストレ
ースメモリに格納することを特徴とする入出力制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323460A JPH01163860A (ja) | 1987-12-21 | 1987-12-21 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323460A JPH01163860A (ja) | 1987-12-21 | 1987-12-21 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01163860A true JPH01163860A (ja) | 1989-06-28 |
Family
ID=18154925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323460A Pending JPH01163860A (ja) | 1987-12-21 | 1987-12-21 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01163860A (ja) |
-
1987
- 1987-12-21 JP JP62323460A patent/JPH01163860A/ja active Pending
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