JPS5922154A - 電子計算機のメモリ制御装置 - Google Patents
電子計算機のメモリ制御装置Info
- Publication number
- JPS5922154A JPS5922154A JP13240382A JP13240382A JPS5922154A JP S5922154 A JPS5922154 A JP S5922154A JP 13240382 A JP13240382 A JP 13240382A JP 13240382 A JP13240382 A JP 13240382A JP S5922154 A JPS5922154 A JP S5922154A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- access
- global area
- address
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のプログラムがメモリ中のグローバルエ
リアをアクセス命令によりアクセスする電子計算機のメ
モリ制御装置に関する。
リアをアクセス命令によりアクセスする電子計算機のメ
モリ制御装置に関する。
計算機を用いて各種計算又は機器駆動制御をおこなう場
合、その規模が大きくなれば当然、多数のプログラムが
必要となる。これらのプログラムが実行されるとき、各
プログラムが共通に必要とするデータは、メモリ上複数
ケ所に重複分散するよりあるエリア（グローバルエリア
）内に集めて、メモリの利用効率を上げるのが通常であ
る。従ってひとつのグローバルデータにはグローバルエ
リア内でひとつのメモリアドレスが与えられ、各プログ
ラムはこの同じアドレスでアクセス（読み出し／書込み
）することになる。
合、その規模が大きくなれば当然、多数のプログラムが
必要となる。これらのプログラムが実行されるとき、各
プログラムが共通に必要とするデータは、メモリ上複数
ケ所に重複分散するよりあるエリア（グローバルエリア
）内に集めて、メモリの利用効率を上げるのが通常であ
る。従ってひとつのグローバルデータにはグローバルエ
リア内でひとつのメモリアドレスが与えられ、各プログ
ラムはこの同じアドレスでアクセス（読み出し／書込み
）することになる。
第１図に従来の電子計算機を示す。複数の演算制御装置
／にパスライン３を介してひとつのメモリグが接続され
ている。このメモリｌにはグローバルエリア６が設けら
れている。別々の演算制御装置／のプログラムＡ、プロ
グラムＢはメモリを内にあり、同一のグローバルデータ
をアクセスするプログラムである。
／にパスライン３を介してひとつのメモリグが接続され
ている。このメモリｌにはグローバルエリア６が設けら
れている。別々の演算制御装置／のプログラムＡ、プロ
グラムＢはメモリを内にあり、同一のグローバルデータ
をアクセスするプログラムである。
このプログラムＡ、プログラムＢは別々の演算制御装置
／で独立して動作可能なため次のよう々不都合を生ずる
。第２図に２つのプログラムＡ、プログラムＢが並列動
作してグローバルデータを処理する場合の動作の一例を
示す。この場合プログラムＡの演算処理ａによりグロー
バルデータを書替え、次にプログラムＢの演算処理すを
おこなうのが本来の目的である。プログラムＡの読出し
動作の方がプログラムＢの読出し動作よりも先に行なわ
れたにもかかわらず、プログラムＡの演算処理ａの時間
がかかったため、書込み動作の順序が逆転している。し
たがって、グローバルデータはプログラムＡによる演算
処理ａだけがおこなわれたことになり、正しいグローバ
ルデータの処理がおこなわれないという不都合があった
、このような不都合を防止するだめ、あ谷プログラムで
グローバルデータをアクセス中は他のプログラムがアク
セスすることを禁止する排他制御が考えられている。し
かしこの排他制御はプログラム上行なわれており、各プ
ログラムを記述する際、常に排他制御を考慮しなければ
ならず、プログラムミス等のトラブルの原因となってい
た。
／で独立して動作可能なため次のよう々不都合を生ずる
。第２図に２つのプログラムＡ、プログラムＢが並列動
作してグローバルデータを処理する場合の動作の一例を
示す。この場合プログラムＡの演算処理ａによりグロー
バルデータを書替え、次にプログラムＢの演算処理すを
おこなうのが本来の目的である。プログラムＡの読出し
動作の方がプログラムＢの読出し動作よりも先に行なわ
れたにもかかわらず、プログラムＡの演算処理ａの時間
がかかったため、書込み動作の順序が逆転している。し
たがって、グローバルデータはプログラムＡによる演算
処理ａだけがおこなわれたことになり、正しいグローバ
ルデータの処理がおこなわれないという不都合があった
、このような不都合を防止するだめ、あ谷プログラムで
グローバルデータをアクセス中は他のプログラムがアク
セスすることを禁止する排他制御が考えられている。し
かしこの排他制御はプログラム上行なわれており、各プ
ログラムを記述する際、常に排他制御を考慮しなければ
ならず、プログラムミス等のトラブルの原因となってい
た。
本発明は、上記事情を考慮してなされたもので、複数の
プログラムにより共通のグローバルエリアをアクセスす
るときに、自動的に排他制御をおこなう電子計算機のメ
モリ制御装置を提供することを目的とする。
プログラムにより共通のグローバルエリアをアクセスす
るときに、自動的に排他制御をおこなう電子計算機のメ
モリ制御装置を提供することを目的とする。
この目的を達成するために、本発明による電子計算機の
メモリ制御装置は、メモリ中のグローバルエリアを示す
アドレステーブルと、このアドレステーブルにより示さ
れたグローバルエリアの専有状態をあられすロックメモ
リと、アクセス命令から取り出したアクセスアドレスが
前記アドレステーブルの示すグローバルエリア内か否か
を判定するロックチェック回路と、前記メモリ中のグロ
ーバルエリアが前記プログラムのひとつによりアクセス
されている間そのグローバルエリアの前記口、クメモリ
を専有状態にするロックメモリ制御回路とを備え、前記
ロックチェック回路により前記アクセスアドレスが前記
グローバルエリア内であると判定された場合は、前記口
、クメモリ制御回路により前記ロックメモリの専有状態
が解除されるまで前記アクセス命令を実行しないことを
特徴とする。
メモリ制御装置は、メモリ中のグローバルエリアを示す
アドレステーブルと、このアドレステーブルにより示さ
れたグローバルエリアの専有状態をあられすロックメモ
リと、アクセス命令から取り出したアクセスアドレスが
前記アドレステーブルの示すグローバルエリア内か否か
を判定するロックチェック回路と、前記メモリ中のグロ
ーバルエリアが前記プログラムのひとつによりアクセス
されている間そのグローバルエリアの前記口、クメモリ
を専有状態にするロックメモリ制御回路とを備え、前記
ロックチェック回路により前記アクセスアドレスが前記
グローバルエリア内であると判定された場合は、前記口
、クメモリ制御回路により前記ロックメモリの専有状態
が解除されるまで前記アクセス命令を実行しないことを
特徴とする。
本発明の一実施例による電子計算機のメモリ制御装置を
第３図に示す。複数の演算制御装置／がパスライン３を
介してメモリグに接続されている。
第３図に示す。複数の演算制御装置／がパスライン３を
介してメモリグに接続されている。
各演算制御装置ｌにはそれぞれ口５．り回路λが接続さ
れている。またメモリグ中のグローバルエリア基の専有
状態を示すロックメモリ左もパスライン３に接続されて
いる。
れている。またメモリグ中のグローバルエリア基の専有
状態を示すロックメモリ左もパスライン３に接続されて
いる。
ロック回路λの動作を第１図の回路図に従って説明する
。演算制御装置／のプログラムによりグローバルエリア
基のデータをアクセスするときの動作は次のようになる
。アクセス命令中のアドレスは、アドレス取出回路１０
により取り出され、ロックチェ、り回路／／に入力され
る。同時にアクセス命令により、メモリより読出し、ま
たはメモリへ書込む処理をおこなうのがデータアクセス
回路である。ロックチェック回路／／は、アクセスする
アドレスがグローバルエリア６内であるかどうか判断し
、ロックメモリＳをチェックし、ゲート回路／４ｔを制
御する回路である。このロックチェック回路／／の詳細
は後はど説明するが、アクセスしようとするアドレスが
、グローバルエリア６内であり、かつ他の演算制御装置
／によりアクセスされているときは、そのアクセスが終
了するまでゲート回路／＜／を開かないように制御する
。他の場合、すなわちグローバルエリア６がアクセス可
能であるか、アクセスしようとするアドレスがグローバ
ルエリア６外であるときには、ゲート回路／４’に対し
て、ゲートオン信号を出力する。これによりメモリフと
の間でデータがアクセスされる。したがってただひとつ
の演算制御装置／のみがメモＩＪ ＋中のグローバルエ
リア６をアクセスすることができる。
。演算制御装置／のプログラムによりグローバルエリア
基のデータをアクセスするときの動作は次のようになる
。アクセス命令中のアドレスは、アドレス取出回路１０
により取り出され、ロックチェ、り回路／／に入力され
る。同時にアクセス命令により、メモリより読出し、ま
たはメモリへ書込む処理をおこなうのがデータアクセス
回路である。ロックチェック回路／／は、アクセスする
アドレスがグローバルエリア６内であるかどうか判断し
、ロックメモリＳをチェックし、ゲート回路／４ｔを制
御する回路である。このロックチェック回路／／の詳細
は後はど説明するが、アクセスしようとするアドレスが
、グローバルエリア６内であり、かつ他の演算制御装置
／によりアクセスされているときは、そのアクセスが終
了するまでゲート回路／＜／を開かないように制御する
。他の場合、すなわちグローバルエリア６がアクセス可
能であるか、アクセスしようとするアドレスがグローバ
ルエリア６外であるときには、ゲート回路／４’に対し
て、ゲートオン信号を出力する。これによりメモリフと
の間でデータがアクセスされる。したがってただひとつ
の演算制御装置／のみがメモＩＪ ＋中のグローバルエ
リア６をアクセスすることができる。
ロックチェック回路／／の動作の詳細を第左図に示す。
ロックチェック回路／／にはアクセスするアドレスが入
力される。この回路は第４図に示すグローバルアドレス
テーブルを有しておシ、アドレスが各グロ−バルエリア
内であるかどうか判定する。（ブロック１０／ ）。す
べてのグローバルエリアについてこの判定をおこない（
プロ、り／θ、２）、グローバルエリア外であるときは
、ゲート回路／ｌＩにゲートオン信号を出力する（ブロ
ック／θ３）。
力される。この回路は第４図に示すグローバルアドレス
テーブルを有しておシ、アドレスが各グロ−バルエリア
内であるかどうか判定する。（ブロック１０／ ）。す
べてのグローバルエリアについてこの判定をおこない（
プロ、り／θ、２）、グローバルエリア外であるときは
、ゲート回路／ｌＩにゲートオン信号を出力する（ブロ
ック／θ３）。
アドレス／７がグローバルアドレステーブルに合致し、
グローバルエリア内であると判定されたときは、ロック
メモリ３をチェックする（プロ２り１０１１）。
グローバルエリア内であると判定されたときは、ロック
メモリ３をチェックする（プロ２り１０１１）。
ロックメモリｊはグローバルエリア乙の個数と同じだけ
の個数のメモリから構成されており、各グローバルエリ
ア６がどの演算制御回路専有状態にあるかを示すもので
ある。ブロック／θケで口、ツクメモリＳをチェックし
、他の演算制御装置／により専有されている場合すなわ
ち口、りされている場合には、そのロック状態が解除さ
れるまで待つ。
の個数のメモリから構成されており、各グローバルエリ
ア６がどの演算制御回路専有状態にあるかを示すもので
ある。ブロック／θケで口、ツクメモリＳをチェックし
、他の演算制御装置／により専有されている場合すなわ
ち口、りされている場合には、そのロック状態が解除さ
れるまで待つ。
ロック状態が解除されれば、アクセス命令が読出し命令
の場合、対応するロックメモリをセットしくブロック１
０Ｓ）、この演算制御装置の専有状態であることを示す
。次にゲート回路／グにゲートオン信号を出力し、（ブ
ロック／θ６）、ロックメモリ番号をゲート回路、２り
を通して解除回路２／に出力する（ブロック１０７）。
の場合、対応するロックメモリをセットしくブロック１
０Ｓ）、この演算制御装置の専有状態であることを示す
。次にゲート回路／グにゲートオン信号を出力し、（ブ
ロック／θ６）、ロックメモリ番号をゲート回路、２り
を通して解除回路２／に出力する（ブロック１０７）。
ロック解除回路２１はアクセス命令が書込み命令のとき
、命令実行後にロックメモリＳのロック状態を解除する
もので、ロックチェック回路／／から出力されている番
号のロックメモリＳを解除する。
、命令実行後にロックメモリＳのロック状態を解除する
もので、ロックチェック回路／／から出力されている番
号のロックメモリＳを解除する。
このように本実施例によれば、複数の演算制御装置がグ
ローバルエリアを共有している場合でも、自動的に適切
な排他制御をおこなうことができる。
ローバルエリアを共有している場合でも、自動的に適切
な排他制御をおこなうことができる。
第７の実施例では、複数の演算制御装置を有する場合に
ついてであったが、ひとつの演算制御装置内に複数のプ
ログラムがあり並列処理する場合についでも各プログラ
ムを考慮してロックメモリを構成することにより、同様
に排他制御をおこなうことができる。
ついてであったが、ひとつの演算制御装置内に複数のプ
ログラムがあり並列処理する場合についでも各プログラ
ムを考慮してロックメモリを構成することにより、同様
に排他制御をおこなうことができる。
以上の通り、本発明によれば、複数のプログラムにより
共通のグローバルエリアをアクセスするときに、自動的
に排他制御をおこ６．うことができる。プログラム上に
排他命令を記述する必要がないので、排他制御に伴なう
プログラムミスもなく、効率的に電子計算機を運用する
ことができる。
共通のグローバルエリアをアクセスするときに、自動的
に排他制御をおこ６．うことができる。プログラム上に
排他命令を記述する必要がないので、排他制御に伴なう
プログラムミスもなく、効率的に電子計算機を運用する
ことができる。
第７図は従来の電子計算機を示すブロック図、第２図は
同電子計算機による動作を示すタイムチャート、 第３図は本発明の一実施例による雷子旧ｎ機のメモリ制
御装量を示ずプロ、り図、 第９図は同装置のロック回路の詳卸１を示すブロック図
、 第３図は同装置のロックチャック回路の動作を示すタイ
ムチャート、 第６図は同装置のグローバルアドレステーブルの詳細を
示すメモリマツプである。 ハ・・演算制御装置、コ・・・ロック回路、３・・・パ
スライン、ｌ・・・メモリ、Ｓ・・・口、クメモリ、乙
・・・グローバルエリア、１０・・・アドレス取出回路
、／／・・ロックチェ、り回路、／＆ 、 、２０・・
・ゲート回路、／左・・・データアクセス回路、２ノ・
・・ロック解除回路。
同電子計算機による動作を示すタイムチャート、 第３図は本発明の一実施例による雷子旧ｎ機のメモリ制
御装量を示ずプロ、り図、 第９図は同装置のロック回路の詳卸１を示すブロック図
、 第３図は同装置のロックチャック回路の動作を示すタイ
ムチャート、 第６図は同装置のグローバルアドレステーブルの詳細を
示すメモリマツプである。 ハ・・演算制御装置、コ・・・ロック回路、３・・・パ
スライン、ｌ・・・メモリ、Ｓ・・・口、クメモリ、乙
・・・グローバルエリア、１０・・・アドレス取出回路
、／／・・ロックチェ、り回路、／＆ 、 、２０・・
・ゲート回路、／左・・・データアクセス回路、２ノ・
・・ロック解除回路。
Claims (1)
- 【特許請求の範囲】 複数のプログラムがメモリ中のグローバルエリアをアク
セス命令によりアクセスする電子計算機１１７） メモ
’） 制御装置において、前記メモリ中のグローバルエ
リアを示すアドレステーブルと、 このアドレステーブルにより示されたグローバルエリア
の専有状態をあられすロックメモリと、前記アクセス命
令から取り出したアクセスアドレスが前記アドレステー
ブルの示すグローバルエリア内か否かを判定するロック
チェック回路と、前記メモリ中のグローバルエリアが前
記プログラムのひとつによりアクセスされている間その
グローバルエリアの前記ロックメモリを専有状態にする
ロックメモリ制御回路とを備え、 前記ロックチェック回路により前記アクセスアドレスが
前記グローバルエリア内であると判定された場合は、前
記ロックメモリ制御回路により前記ロックメモリの専有
状態が解除されるまで前記アクセス命令を実行しないこ
とを特徴とする電子計算機のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240382A JPS5922154A (ja) | 1982-07-29 | 1982-07-29 | 電子計算機のメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240382A JPS5922154A (ja) | 1982-07-29 | 1982-07-29 | 電子計算機のメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922154A true JPS5922154A (ja) | 1984-02-04 |
Family
ID=15080574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13240382A Pending JPS5922154A (ja) | 1982-07-29 | 1982-07-29 | 電子計算機のメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922154A (ja) |
-
1982
- 1982-07-29 JP JP13240382A patent/JPS5922154A/ja active Pending
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