JPH0535548A - アドレストレーサ - Google Patents
アドレストレーサInfo
- Publication number
- JPH0535548A JPH0535548A JP3211588A JP21158891A JPH0535548A JP H0535548 A JPH0535548 A JP H0535548A JP 3211588 A JP3211588 A JP 3211588A JP 21158891 A JP21158891 A JP 21158891A JP H0535548 A JPH0535548 A JP H0535548A
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- JP
- Japan
- Prior art keywords
- address
- memory
- firmware
- trace
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ファームウェア実行アドレストレースにおい
てトレース開始アドレスやトレース終了アドレスを指定
可能にする。 【構成】 プロセッサ１０、アドレストレース情報を格
納するメモリ２０、ファームウェアを格納しているコン
トロールストレージ３０、トレースについての情報を格
納するためのメモリ４０、メモリ２０へのライトイネー
ブル信号を制御する書込制御回路５０と、プロセッサ１
０からの指示で事前にメモリ４０にトレース情報を書込
むための制御回路６０を有している。
てトレース開始アドレスやトレース終了アドレスを指定
可能にする。 【構成】 プロセッサ１０、アドレストレース情報を格
納するメモリ２０、ファームウェアを格納しているコン
トロールストレージ３０、トレースについての情報を格
納するためのメモリ４０、メモリ２０へのライトイネー
ブル信号を制御する書込制御回路５０と、プロセッサ１
０からの指示で事前にメモリ４０にトレース情報を書込
むための制御回路６０を有している。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にアドレストレーサに関する。
にアドレストレーサに関する。
【０００２】
【従来の技術】従来のファームウェアにより制御される
情報処理装置において、ファームウェア実行アドレスを
記憶する方式としては、順次ファームウェア実行アドレ
スをメモリに記憶するというものがある。
情報処理装置において、ファームウェア実行アドレスを
記憶する方式としては、順次ファームウェア実行アドレ
スをメモリに記憶するというものがある。
【０００３】
【発明が解決しようとする課題】この従来のアドレスト
レーサでは、任意のファームウェア実行アドレス以後、
又は以前について、そのファームウェア実行パスを確保
又は調査する場合、各実行可能なパスごとに任意のアド
レスでファームウェアを停止させることにより、ファー
ムウェア実行パスを割出さなければならないという問題
があった。
レーサでは、任意のファームウェア実行アドレス以後、
又は以前について、そのファームウェア実行パスを確保
又は調査する場合、各実行可能なパスごとに任意のアド
レスでファームウェアを停止させることにより、ファー
ムウェア実行パスを割出さなければならないという問題
があった。
【０００４】本発明の目的は前記課題を解決したアドレ
ストレーサを提供することにある。
ストレーサを提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るアドレストレーサにおいては、ファー
ムウェアにより制御され、アドレスバスを有する情報処
理装置であって、前記アドレスバスに接続されファーム
ウェア実行アドレスを出力するプロセッサと、前記アド
レスバスに接続されファームウェアを格納しているコン
トロールストレージと、前記アドレスバスに接続されフ
ァームウェア実行アドレスを格納する第１のメモリと、
前記アドレスバスに接続され、且つ前記コントロールス
トレージの各アドレスごとに対応した制御情報を事前に
格納する第２のメモリと、前記第２のメモリに格納され
ているデータをトレース実行時に同時に読出して前記プ
ロセッサから出力される前記第１のメモリに対してのラ
イトイネーブル信号を制御する書込制御回路と、前記第
２のメモリにファームウェア実行アドレスのトレース制
御情報の書込みを前記プロセッサの指示により事前に行
う制御回路とを有するものである。
め、本発明に係るアドレストレーサにおいては、ファー
ムウェアにより制御され、アドレスバスを有する情報処
理装置であって、前記アドレスバスに接続されファーム
ウェア実行アドレスを出力するプロセッサと、前記アド
レスバスに接続されファームウェアを格納しているコン
トロールストレージと、前記アドレスバスに接続されフ
ァームウェア実行アドレスを格納する第１のメモリと、
前記アドレスバスに接続され、且つ前記コントロールス
トレージの各アドレスごとに対応した制御情報を事前に
格納する第２のメモリと、前記第２のメモリに格納され
ているデータをトレース実行時に同時に読出して前記プ
ロセッサから出力される前記第１のメモリに対してのラ
イトイネーブル信号を制御する書込制御回路と、前記第
２のメモリにファームウェア実行アドレスのトレース制
御情報の書込みを前記プロセッサの指示により事前に行
う制御回路とを有するものである。
【０００６】
【作用】本発明では、ファームウェア実行アドレストレ
ース開始アドレス及びファームウェア実行アドレストレ
ース終了アドレスを任意に指定する機能を持つことによ
り、一連のファームウェア実行処理中の特定の処理のみ
に対しアドレストレースすること、またファームウェア
実行パス中から実際に実行したパスのみを容易に抽出す
るようにしたものである。
ース開始アドレス及びファームウェア実行アドレストレ
ース終了アドレスを任意に指定する機能を持つことによ
り、一連のファームウェア実行処理中の特定の処理のみ
に対しアドレストレースすること、またファームウェア
実行パス中から実際に実行したパスのみを容易に抽出す
るようにしたものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例に係るアドレス
トレーサを示すブロック図である。
トレーサを示すブロック図である。
【０００９】図１において、１０はファームウェアによ
り制御されるプロセッサ、１１はファームウェアのアド
レス情報を送出するアドレスバス、１２はライトイネー
ブル信号ライン、１３は信号ラインである。
り制御されるプロセッサ、１１はファームウェアのアド
レス情報を送出するアドレスバス、１２はライトイネー
ブル信号ライン、１３は信号ラインである。
【００１０】２０はファームウェアのアドレストレース
情報を格納するメモリ、３０はファームウェアを格納し
ているコントロールストレージである。
情報を格納するメモリ、３０はファームウェアを格納し
ているコントロールストレージである。
【００１１】４０はコントロールストレージ３０の各ア
ドレスに対応したトレース制御情報を格納しているメモ
リ、４１はトレース制御情報を送出する信号ラインであ
る。
ドレスに対応したトレース制御情報を格納しているメモ
リ、４１はトレース制御情報を送出する信号ラインであ
る。
【００１２】５０は信号ライン４１からのトレース制御
情報から信号ライン１２を信号ライン５１へ出力するか
否かを制御する書込制御回路、６０はプロセッサ１０か
らの指示によりメモリ４０にファームウェア実行アドレ
スをトレースするアドレスか、トレースしないアドレス
か、ファームウェア実行アドレストレース開始アドレス
か、終了アドレスかのトレース制御情報を書込む制御回
路、６１は信号ラインである。
情報から信号ライン１２を信号ライン５１へ出力するか
否かを制御する書込制御回路、６０はプロセッサ１０か
らの指示によりメモリ４０にファームウェア実行アドレ
スをトレースするアドレスか、トレースしないアドレス
か、ファームウェア実行アドレストレース開始アドレス
か、終了アドレスかのトレース制御情報を書込む制御回
路、６１は信号ラインである。
【００１３】次に動作について説明する。
【００１４】まず、制御回路６０は、信号ライン１３か
らのプロセッサ１０の指示によりメモリ４０にファーム
ウェア実行アドレストレース開始アドレスとしての情報
を信号ライン６１から事前に書込みを行った場合につい
て述べる。
らのプロセッサ１０の指示によりメモリ４０にファーム
ウェア実行アドレストレース開始アドレスとしての情報
を信号ライン６１から事前に書込みを行った場合につい
て述べる。
【００１５】プロセッサ１０が動作を開始し、順次ファ
ームウェア実行アドレスをアドレスバス１１からコント
ロールストレージ３０へ出力すると、メモリ４０はアド
レスバス１１に送出されたアドレスのトレース制御情報
を信号ライン４１に出力する。
ームウェア実行アドレスをアドレスバス１１からコント
ロールストレージ３０へ出力すると、メモリ４０はアド
レスバス１１に送出されたアドレスのトレース制御情報
を信号ライン４１に出力する。
【００１６】書込制御回路５０は、信号ライン４１に出
力されてくるトレース情報がファームウェア実行アドレ
ストレース開始アドレスか否かを判断し、ファームウェ
ア実行アドレストレース開始アドレスと判断した場合、
信号ライン５１にプロセッサ１０からのメモリ２０への
ライトイネーブル信号１２を信号ライン５１に出力させ
るため、メモリ２０はアドレスバス１１に出力されてい
るファームウェア実行アドレスの格納を開始する。
力されてくるトレース情報がファームウェア実行アドレ
ストレース開始アドレスか否かを判断し、ファームウェ
ア実行アドレストレース開始アドレスと判断した場合、
信号ライン５１にプロセッサ１０からのメモリ２０への
ライトイネーブル信号１２を信号ライン５１に出力させ
るため、メモリ２０はアドレスバス１１に出力されてい
るファームウェア実行アドレスの格納を開始する。
【００１７】同様にしてメモリ４０にファームウェア実
行アドレストレース終了アドレスとしてトレース情報を
書込みしておくことにより、書込制御回路５０が信号ラ
イン５１をアクティブからインアクティブに変化させ、
指示したファームウェア実行アドレスをメモリ２０への
格納を中止させる。
行アドレストレース終了アドレスとしてトレース情報を
書込みしておくことにより、書込制御回路５０が信号ラ
イン５１をアクティブからインアクティブに変化させ、
指示したファームウェア実行アドレスをメモリ２０への
格納を中止させる。
【００１８】また、メモリ４０にトレースするアドレス
として書込まれていた場合は、トレース開始アドレス以
前又はトレース終了アドレス以後でも、メモリ２０にフ
ァームウェア実行アドレスを格納する。
として書込まれていた場合は、トレース開始アドレス以
前又はトレース終了アドレス以後でも、メモリ２０にフ
ァームウェア実行アドレスを格納する。
【００１９】トレースしないアドレスとしてメモリ４０
に書込まれていた場合には反対の動作を行う。
に書込まれていた場合には反対の動作を行う。
【００２０】
【発明の効果】以上説明したように本発明は、任意にフ
ァームウェア実行アドレストレース開始アドレス及びフ
ァームウェア実行アドレストレース終了アドレスを指定
する機能を有していることにより、一連のファームウェ
ア実行処理の中の特定の処理だけをアドレストレースす
ることや、想定される複数のファームウェア実行パスの
中から実際に実行したパスが容易に抽出できるので、評
価や障害調査を行う場合、動作の確認、問題箇所の特定
に要する工数の削減，効率化が図れる。
ァームウェア実行アドレストレース開始アドレス及びフ
ァームウェア実行アドレストレース終了アドレスを指定
する機能を有していることにより、一連のファームウェ
ア実行処理の中の特定の処理だけをアドレストレースす
ることや、想定される複数のファームウェア実行パスの
中から実際に実行したパスが容易に抽出できるので、評
価や障害調査を行う場合、動作の確認、問題箇所の特定
に要する工数の削減，効率化が図れる。
【図１】本発明の一実施例を示すブロック図である。
１０ プロセッサ １１ アドレスバス １２ ライトイネーブル信号ライン ２０ メモリ ３０ コントロールストレージ ４０ メモリ ４１ 信号ライン ５０ 書込制御回路 ５１ 信号ライン ６０ 制御回路 ６１ 信号ライン
Claims (1)
- 【特許請求の範囲】 【請求項１】 ファームウェアにより制御され、アドレ
スバスを有する情報処理装置であって、 前記アドレスバスに接続されファームウェア実行アドレ
スを出力するプロセッサと、 前記アドレスバスに接続されファームウェアを格納して
いるコントロールストレージと、 前記アドレスバスに接続されファームウェア実行アドレ
スを格納する第１のメモリと、 前記アドレスバスに接続され、且つ前記コントロールス
トレージの各アドレスごとに対応した制御情報を事前に
格納する第２のメモリと、 前記第２のメモリに格納されているデータをトレース実
行時に同時に読出して前記プロセッサから出力される前
記第１のメモリに対してのライトイネーブル信号を制御
する書込制御回路と、 前記第２のメモリにファームウェア実行アドレスのトレ
ース制御情報の書込みを前記プロセッサの指示により事
前に行う制御回路とを有することを特徴とするアドレス
トレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211588A JPH0535548A (ja) | 1991-07-29 | 1991-07-29 | アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211588A JPH0535548A (ja) | 1991-07-29 | 1991-07-29 | アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535548A true JPH0535548A (ja) | 1993-02-12 |
Family
ID=16608254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211588A Pending JPH0535548A (ja) | 1991-07-29 | 1991-07-29 | アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9448910B2 (en) | 2013-03-29 | 2016-09-20 | International Business Machines Corporation | Computer-implemented method, program, and tracer node for obtaining trace data relating to particular virtual machine |
-
1991
- 1991-07-29 JP JP3211588A patent/JPH0535548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9448910B2 (en) | 2013-03-29 | 2016-09-20 | International Business Machines Corporation | Computer-implemented method, program, and tracer node for obtaining trace data relating to particular virtual machine |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |