JPS63314660A - キャッシュ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はキャッシュ試験方式に関し、特に情報処理シス
テムに用いられているキャッシュメモリのコンパートメ
ント毎の試験方式に関する。

従来技術 従来、この種のキャッシュメモリの各コンパートメント
においては、主記憶装置からキャッシュコンパートメン
トへのデータの書込み、あるいは、主記憶装置へのキャ
ッシュコンパートメントからのデータの読出しをともな
う通常のソフトウェア命令を用いて、キャッシュメモリ
の各コンパートメントに対する試験プログラムが構成さ
れており、その試験プログラムの実行結果の正常性を判
断することによりキャッシュメモリの各コンパートメン
トに対する試験がなされていた。

このキャッシュメモリの各コンパートメントは主記憶装
置の複数の領域に対応づけられ、て設けられており、そ
の対応づけられている主記憶装置の領域とのみデータの
読出しおよび書込みが行われている。

このような従来のキャッシュメモリの各コンパートメン
トに対する試験方式では、主記憶装置とキャッシュメモ
リの各コンパートメントとの対応関係と、主記憶装置か
らキャッシュメモリの各コンパートメントにデータを読
出して書込むタイミングと、キャッシュメモリの各コン
パートメントから主記憶装置に夫々データを占込むタイ
ミングとを常に意識して試験プログラムを作成しなけれ
ばならないので、試験プログラムの作成条件が複雑とな
り、試験プログラムの作成に多大な工数を必要とすると
いう欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたちので、キャッシュコンパートメントのアルゴリ
ズムをＭ識することなく、容易にキャッシュコンパート
メントに対する試験プログラムを作成することができ、
試験プログラムの作成に要する工数を削減することがで
きるキャッシュ試験方式の提供を目的とする。

発明の構成 本発明によるキャッシュ試験方式は、複数のキャッシュ
メモリの試験時に前記キャッシュメモリに書込まれる試
験データが格納された主記憶装置を含む情報処理システ
ムのキャッシュ試験方式であって、前記主記憶装置から
前記試験データを読出して格納する格納手段を設け、前
記キャッシュメモリの試験時に、前記格納手段に格納さ
れた試験データを前記キャッシュメモリに書込み、口の
書込まれた試験データを前記キャッシュメモリから読出
して前記キャッシュメモリの試験を行うようにしたこと
を特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第２図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による情報処理シテ
スムは、中央処理装置１と、主記憶装置２とにより構成
されている。

中央処理装置１は、キャッシュメモリ１１と、キャッシ
ュ試験用命令実行回路１２と、制御記憶回路１３とによ
り構成されている。また、主記憶装置２にはキャッシュ
試験用命令を含む試験プログラム２１が格納されている
。

第２図は第１図のキャッシュ試験用命令実行回路１２の
動作を示すフローチャートである。

これら第１図と第２図とを用いて本発明の一実施例の動
作について説明する。

主記憶装置２に格納された試験プログラム２１内のキャ
ッシュ試験用命令が実行されると、中央処理装置１内の
キャッシュ試験用命令実行回路１２に１ＩＩＩ＠が移る
。キャッシュ試験用命令実行回路１２では制御記憶回路
１３にキャッシュ試験用命令により指示されたキャッシ
ュメモリ１１内の試験対像コンパートメント名と、その
コンパートメントへの書込みデータと試験結果に対する
期待値とからなるデータパターンと、試験プログラム２
１内に設けられた試験結果格納アドレスとを格納する（
第２図ステップ３１）。

次に、キャッシュ試験用命令実行回路１２は制御記憶回
路１３に格納されたデータパターンのうちの１つを読出
すく第２図ステップ３２）。このデータパターンの書込
みデータをキャッシュメモリ１１内の試験対象コンパー
トメントに書込み、そのコンパートメントに書込まれた
データを読出す（第２図ステップ３３）。

この畠込みデータと読出しデータとを比較し、その比較
結果が試験結果として制御記憶回路１３に格納された期
待値と比較される（第２図ステップ３４）。

キャッシュ試験用命令実行回路１２はこれら試験結果と
期待値とが一致しているか否かを判断しく第２図ステッ
プ３５）。一致していれば、ステップ３２で制御記憶回
路１３から読出したデータパターンが制御記憶回路１３
に格納されたデータパターンのうち最後のデータパター
ンかを判断しく第２図ステップ３７）、最後のデータパ
ターンでなければステップ３２に戻り、最後のデータパ
ターンであればこのキャッシュ試験用命令が終了する。

ステップ３５での判断が一致していなければ、キャッシ
ュ試験用命令実行回路１２はその試験結果を、制御記憶
回路１３に格納されている試験結果格納アドレスで指定
される試験プログラム２１内のエリアに格納する（第２
図ステップ３６）。

試験プログラム２１内のエリアに試験結果を格納後、ス
テップ３２で制御記憶回路１３から読出したデータパタ
ーンが制御記憶回路１３に格納されたデータパターンの
うち最後のデータパターンかを判断しく第２図ステップ
３７）、最後のデータパターンでなければステップ３２
に戻り、最後のデータパターンであればこのキャッシュ
試験用命令が終了する。

上述のようなキャッシュ試験用命令実行回路１２での処
理動作が制御記憶回路１３に格納されたデータパターン
すべてに対して行われると、全データパターンの試験対
象コンパートメントへのデータの書込み／読出し試験が
終了する。

このように、主記憶装置に格納されたキャッシュメモリ
に書込まれる試験データを制御記憶回路１３に格納し、
キャッシュメモリの試験時にこの制御記憶回路１３に格
納された試験データを順次読出してキャッシュメモリの
各コンパートメントに書込み、この書込まれた試験デー
タをキャッシュメモリの各コンパートメントから読出し
てキャッシュメモリのコンパートメント毎に試験を行う
ようにすることによって、ファームウェアで作成したキ
ャッシュ試験用命令を用いて試験プログラム２１が作成
されることとなるので、キャッシュコンパートメントの
アルゴリズムを意識することなく、容易にキャッシュコ
ンパートメントに対する試験プログラムを作成すること
ができる。

発明の詳細 な説明したように本発明によれば、主記憶装置に格納さ
れた複数のキャッシュメモリ夫々に書込まれる試験デー
タを中央処理装置に一時格納し、キャッシュメモリの試
験時に、一時格納された試験データをキャッシュメモリ
に書込み、この書込まれた試験データをキャッシュメモ
リから読出してキャッシュメモリ各々の試験を行うよう
にすることによって、キャッシュメモリの各コンパート
メントのアルゴリズムを意識することなく、容易にキャ
ッシュメモリの各コンパートメントに対する試験プログ
ラムを作成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のキャッシュ試験用命令実行回路の動作を
示すフローヂャートである。 主要部分の符号の説明 １・・・・・・中央処理装置 ２・・・・・・主配憶回路 １１・・・・・・キャッシュメモリ １２・・・・・・キャッシュ試験用命令実行回路１３・
・・・・・制御記憶回路

Claims (1)

【特許請求の範囲】
1. 複数のキャッシュメモリの試験時に前記キャッシュメモ
   リに書込まれる試験データが格納された主記憶装置を含
   む情報処理システムのキャッシュ試験方式であって、前
   記主記憶装置から前記試験データを読出して格納する格
   納手段を設け、前記キャッシュメモリの試験時に、前記
   格納手段に格納された試験データを前記キャッシュメモ
   リに書込み、この書込まれた試験データを前記キャッシ
   ュメモリから読出して前記キャッシュメモリの試験を行
   うようにしたことを特徴とするキャッシュ試験方式。