JPS58214946A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPS58214946A JPS58214946A JP9809682A JP9809682A JPS58214946A JP S58214946 A JPS58214946 A JP S58214946A JP 9809682 A JP9809682 A JP 9809682A JP 9809682 A JP9809682 A JP 9809682A JP S58214946 A JPS58214946 A JP S58214946A
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- address
- microinstruction
- control
- control memory
- buffer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御方式、特に、情報処
理装置におけるマイクロ命令を格納する制御記憶を含む
マイクロプログラム制御方式に関する。
理装置におけるマイクロ命令を格納する制御記憶を含む
マイクロプログラム制御方式に関する。
従来のマイクロプログラム制御方式は、複数のマイクロ
命令を記憶する制御記憶と、前記制御記憶からマイクロ
命令を読み出すための制御記憶アドレスを格納する制御
記憶アドレスレジスタと、前記制御記憶アドレスで指示
されるマイクロ命令が前記制御記憶に格納されていない
ときにこのマイクロ命令を含む一群のマイクロ命令を主
記憶から１語ずつ順次に読み出して前記制御記憶にオー
バレイをして書き込むための制御記憶書込回路とを含ん
で構成される。
命令を記憶する制御記憶と、前記制御記憶からマイクロ
命令を読み出すための制御記憶アドレスを格納する制御
記憶アドレスレジスタと、前記制御記憶アドレスで指示
されるマイクロ命令が前記制御記憶に格納されていない
ときにこのマイクロ命令を含む一群のマイクロ命令を主
記憶から１語ずつ順次に読み出して前記制御記憶にオー
バレイをして書き込むための制御記憶書込回路とを含ん
で構成される。
次に、従来のマイクロプログラム制御方式について、図
面を参照して説明する。
面を参照して説明する。
第１図は、従来のマイクロプログラム制御方式の一例を
示すブロック図である。
示すブロック図である。
第１図に示すマイクロプログラム制御方式は、中央処理
装置１００と主記憶１９０とから構成されている。
装置１００と主記憶１９０とから構成されている。
中央処理装置１００は複数のマイクロ命令を格納する制
御記憶１１０と、制御記憶１１０から読み出したマイク
ロ命令１１１を保持するマイクロ命令レジスタ１２０と
、次に実行すべきマイクロ命令を指示する制御記憶φア
ドレス１３２ｔ−保持する制御記憶アドレスレジスタ１
４０と、制御記憶アドレスレジスタ１４０から出力され
る制御記憶アドレス１４１が指示するマイクロ命令が制
御記憶１１０に記憶されていないときに主記憶１９０か
ら１語ずつ順次に読み出したマイクロ命令１９１を制御
記憶１１０に書き込むための制御記憶書込回路１５０と
、マイクロ命令レジスタから読み出したマイクロ命令１
２１により制御記憶アドレスレジスタ１４０．制御記憶
書込回路１５０および情報処理装置内の各種ハードウェ
ア動作の実行を制御するマイクロ命令実行制御回路１３
０とから構成されている。
御記憶１１０と、制御記憶１１０から読み出したマイク
ロ命令１１１を保持するマイクロ命令レジスタ１２０と
、次に実行すべきマイクロ命令を指示する制御記憶φア
ドレス１３２ｔ−保持する制御記憶アドレスレジスタ１
４０と、制御記憶アドレスレジスタ１４０から出力され
る制御記憶アドレス１４１が指示するマイクロ命令が制
御記憶１１０に記憶されていないときに主記憶１９０か
ら１語ずつ順次に読み出したマイクロ命令１９１を制御
記憶１１０に書き込むための制御記憶書込回路１５０と
、マイクロ命令レジスタから読み出したマイクロ命令１
２１により制御記憶アドレスレジスタ１４０．制御記憶
書込回路１５０および情報処理装置内の各種ハードウェ
ア動作の実行を制御するマイクロ命令実行制御回路１３
０とから構成されている。
次に、第１図に示すマイクロプログラム制御方式の動作
について説明する。
について説明する。
制御記憶１１０は、第２図に示すように常駐領域１１２
と、非常駐領域１１３０２つに区分される。この常駐領
域１１２には使用頻度の高いマイクロ命令が格納されて
おり、マイクロ命令の読出時にはいつでも即座に読み出
されてマイクロ命令レジスタ１２０に格納され、マイク
ロ命令実行制御回路１３０によって所望の動作を遂行す
る。
と、非常駐領域１１３０２つに区分される。この常駐領
域１１２には使用頻度の高いマイクロ命令が格納されて
おり、マイクロ命令の読出時にはいつでも即座に読み出
されてマイクロ命令レジスタ１２０に格納され、マイク
ロ命令実行制御回路１３０によって所望の動作を遂行す
る。
一方、使用頻度の低いマイクロ命令は主記憶１９０に格
納されており、その実行に先立ち非常駐領域１１３に格
納するために常駐部分１１２に格納されているオーバー
レイプログラムが起動される。
納されており、その実行に先立ち非常駐領域１１３に格
納するために常駐部分１１２に格納されているオーバー
レイプログラムが起動される。
オーバーレイプログラムは、主記憶１９０に対し実行す
べきマイクロ命令を格納している主記憶１９０に主記憶
アドレス１３４を送出してマイクロ命令１９１を読み出
すとともに１制御記憶アドレスレジスタ１４０に対し、
主記憶１９０から１語ずつ順次に読み出したマイクロ命
令１９１を格納すべき制御記憶１１０の非常駐領域１１
３に書き込むための制御記憶アドレス１４１を与え、制
御記憶書込回路１５０に制御記憶書込指示１３３を与え
て書き込みを指示しこれに応答して制御記憶１１０に制
御記憶書込指示１５１ｔ−与えることにより、オーバレ
イ動作を行なわせる。オーバレイ動作の完了後に、オー
バレイしたマイクロ命令をマイクロ命令レジスタ１２０
に読み出して格納し、マイクロ命令１２１によシマイク
ロ命令実行制御回路１３０によって所望の動作が遂行さ
れる。
べきマイクロ命令を格納している主記憶１９０に主記憶
アドレス１３４を送出してマイクロ命令１９１を読み出
すとともに１制御記憶アドレスレジスタ１４０に対し、
主記憶１９０から１語ずつ順次に読み出したマイクロ命
令１９１を格納すべき制御記憶１１０の非常駐領域１１
３に書き込むための制御記憶アドレス１４１を与え、制
御記憶書込回路１５０に制御記憶書込指示１３３を与え
て書き込みを指示しこれに応答して制御記憶１１０に制
御記憶書込指示１５１ｔ−与えることにより、オーバレ
イ動作を行なわせる。オーバレイ動作の完了後に、オー
バレイしたマイクロ命令をマイクロ命令レジスタ１２０
に読み出して格納し、マイクロ命令１２１によシマイク
ロ命令実行制御回路１３０によって所望の動作が遂行さ
れる。
すなわち、次に実行すべきマイクロ命令が制御記憶１１
０に記憶されていないときには、制御記憶１１０の常駐
領域１１２に記憶されているオーバレイプログラムが起
動されて、次に実行すべきマイクロ命令を含む一群のマ
イクロ命令が主記憶１９０から１語ずつ順次に読み出さ
れて、制御記憶１１０の非常駐領域１１３に順次に格納
される。
０に記憶されていないときには、制御記憶１１０の常駐
領域１１２に記憶されているオーバレイプログラムが起
動されて、次に実行すべきマイクロ命令を含む一群のマ
イクロ命令が主記憶１９０から１語ずつ順次に読み出さ
れて、制御記憶１１０の非常駐領域１１３に順次に格納
される。
このオーバレイ動作では、主記憶１９０から１つのマイ
クロ命令を読み出すのに、制御記憶１１０から読み出す
時間に比べて、例えば５倍という読出時間を要する。さ
らに、主記憶１９０からは、一群のマイクロ命令を１語
ずつ順次に読み出して制御記憶１１０に１語ずつ順次に
書き込むため、中央処理装置１００で実行されるマイク
ロ命令の読み出しに対し、直列にオーバレイ動作がなさ
れる。
クロ命令を読み出すのに、制御記憶１１０から読み出す
時間に比べて、例えば５倍という読出時間を要する。さ
らに、主記憶１９０からは、一群のマイクロ命令を１語
ずつ順次に読み出して制御記憶１１０に１語ずつ順次に
書き込むため、中央処理装置１００で実行されるマイク
ロ命令の読み出しに対し、直列にオーバレイ動作がなさ
れる。
このため、次に実行すべきマイクロ命令が制御記憶に記
憶されていない場合には、必ラスオーバレイ動作が発生
してマイクロ命令の読出時間が多大になる。
憶されていない場合には、必ラスオーバレイ動作が発生
してマイクロ命令の読出時間が多大になる。
すなわち、従来のマイクロプログラム制御方式は、マイ
クロ命令の読出時間が制御記憶に配憶されていない場合
には多大になるという欠点があった。
クロ命令の読出時間が制御記憶に配憶されていない場合
には多大になるという欠点があった。
本発明の目的はマイクロ命令の読出時間を短縮できるマ
イクロプログラム制御方式を提供することにある。
イクロプログラム制御方式を提供することにある。
すなわち、本発明の目的は制御記憶に記憶されていない
マイクロ命令であっても使用頻度が高い場合には必ずし
もオーバレイ動作が発生しないようＫすることＫより、
マイクロ命令の読出時間を短縮できるマイクロプログラ
ム制御方式を提供することにある。
マイクロ命令であっても使用頻度が高い場合には必ずし
もオーバレイ動作が発生しないようＫすることＫより、
マイクロ命令の読出時間を短縮できるマイクロプログラ
ム制御方式を提供することにある。
すなわち、本発明の目的は、マイクロ命令を格納する制
御記憶と制御記憶の写しを保持する制御記憶バッファを
持ちマイクロ命令のアドレスを制御記憶バッファ置換情
報として置き換えをマイクロ命令実行と並行して実行す
ることにより、前記欠点を除去しマイクロ命令の使用頻
度と処理完了までに要する時間の釣合い左とることによ
シ、マイクロ命令の読出時間を短縮できるマイクロプロ
グラム制御方式を提供することＫある。
御記憶と制御記憶の写しを保持する制御記憶バッファを
持ちマイクロ命令のアドレスを制御記憶バッファ置換情
報として置き換えをマイクロ命令実行と並行して実行す
ることにより、前記欠点を除去しマイクロ命令の使用頻
度と処理完了までに要する時間の釣合い左とることによ
シ、マイクロ命令の読出時間を短縮できるマイクロプロ
グラム制御方式を提供することＫある。
本発明のマイクロプログラム制御方式は、複数のマイク
ロ命令を記憶する制御記憶と、前記制御記憶に記憶した
マイクロ命令の一部の写しを保持する制御記憶バッファ
と、制御記憶アドレスを格納する制御記憶アドレスレジ
スタと、前記制御記憶バッファに保持されたマイクロ命
令を指示するためのバッファ保持アドレスを格納するア
ドレスアレイと、前記制御記憶アドレスと前記バッファ
保持アドレスとか一致したときに前記制御記憶アドレス
を前記制御記憶バッファからマイクロ命令を読み出すた
めのマイクロ命令アドレスとして出力し前記制御記憶ア
ドレスと前記バッファ保持アドレスとが一致しないとき
に非存在信号を出力するアドレス比較回路と、前記非存
在信号が供給されたときに前記制御記憶アドレスで指示
されるマイクロ命令を含むデータブロックを前記制御記
憶バッファに保持させるための制御記憶バッファ置換回
路と、前記制御記憶アドレスで指示されるマイクロ命令
が前記制御記憶に格納されていないときにこのマイクロ
命令を含む一部のマイクロ命令を主記憶から１語ずつ順
次に読み出して前記制御記憶にオーバレイをして書き込
むための制御記憶書込回路とを含んで構成される。
ロ命令を記憶する制御記憶と、前記制御記憶に記憶した
マイクロ命令の一部の写しを保持する制御記憶バッファ
と、制御記憶アドレスを格納する制御記憶アドレスレジ
スタと、前記制御記憶バッファに保持されたマイクロ命
令を指示するためのバッファ保持アドレスを格納するア
ドレスアレイと、前記制御記憶アドレスと前記バッファ
保持アドレスとか一致したときに前記制御記憶アドレス
を前記制御記憶バッファからマイクロ命令を読み出すた
めのマイクロ命令アドレスとして出力し前記制御記憶ア
ドレスと前記バッファ保持アドレスとが一致しないとき
に非存在信号を出力するアドレス比較回路と、前記非存
在信号が供給されたときに前記制御記憶アドレスで指示
されるマイクロ命令を含むデータブロックを前記制御記
憶バッファに保持させるための制御記憶バッファ置換回
路と、前記制御記憶アドレスで指示されるマイクロ命令
が前記制御記憶に格納されていないときにこのマイクロ
命令を含む一部のマイクロ命令を主記憶から１語ずつ順
次に読み出して前記制御記憶にオーバレイをして書き込
むための制御記憶書込回路とを含んで構成される。
すなわち、本発明のマイクロプログラム制御方式は、マ
イクロプログラムにより制御される情報処理装置におい
て、マイクロ命令を格納する制御記憶と、前記制御記憶
の写しを保持する制御記憶バッファと、前記制御記憶バ
ッファのデータブロックの管理情報を保持する複数のエ
ン） リＱ有するアドレスアレイと、前記制御記憶バッ
ファ上に所望のアドレスのデータが存在するか否かを検
出するアドレス比較回路と、前記アドレスを入力とし前
記制御記憶バッファのデータブロックの置き換えを実行
する制御記憶バッファ置換回路と、処理進行に当り前記
制御記憶バッファ上に次に実行すべきマイクロ命令が存
在する場合には前記制御記憶バッファから読み出した前
記マイクロ命令を実行し前記制御記憶バッファ上に前記
マイクロ命、 令が存在しない場合には前記制御記憶か
ら読み出した前記マイクロ命令を実行するとと本に前記
マイクロ命令のアドレスを入力とする前記制御記憶バッ
ファ置換回路の指示により前記マイクロ命令を前記制御
記憶バッファに書き込むように構成される。
イクロプログラムにより制御される情報処理装置におい
て、マイクロ命令を格納する制御記憶と、前記制御記憶
の写しを保持する制御記憶バッファと、前記制御記憶バ
ッファのデータブロックの管理情報を保持する複数のエ
ン） リＱ有するアドレスアレイと、前記制御記憶バッ
ファ上に所望のアドレスのデータが存在するか否かを検
出するアドレス比較回路と、前記アドレスを入力とし前
記制御記憶バッファのデータブロックの置き換えを実行
する制御記憶バッファ置換回路と、処理進行に当り前記
制御記憶バッファ上に次に実行すべきマイクロ命令が存
在する場合には前記制御記憶バッファから読み出した前
記マイクロ命令を実行し前記制御記憶バッファ上に前記
マイクロ命、 令が存在しない場合には前記制御記憶か
ら読み出した前記マイクロ命令を実行するとと本に前記
マイクロ命令のアドレスを入力とする前記制御記憶バッ
ファ置換回路の指示により前記マイクロ命令を前記制御
記憶バッファに書き込むように構成される。
すなわち、本発明のマイクロプログラム制御方式は、マ
イクロ命令を格納する制御記憶と、前記制御記憶の写し
を保持する制御記憶バッファと、前記制御記憶および前
記制御記憶バッファのデータブロックの管理情報を保持
し複数のエンドリヲ有するアドレスアレイと、前記制御
記憶バッファ上にｆｆ［のアドレスのマイクロ命令が存
在するか否かを検出するアドレス比較回路と、前記アド
レスを入力とし前記制御記憶バッファのデータブロック
の置き換えを実行する制御記憶置換回路とを含んで構成
される。
イクロ命令を格納する制御記憶と、前記制御記憶の写し
を保持する制御記憶バッファと、前記制御記憶および前
記制御記憶バッファのデータブロックの管理情報を保持
し複数のエンドリヲ有するアドレスアレイと、前記制御
記憶バッファ上にｆｆ［のアドレスのマイクロ命令が存
在するか否かを検出するアドレス比較回路と、前記アド
レスを入力とし前記制御記憶バッファのデータブロック
の置き換えを実行する制御記憶置換回路とを含んで構成
される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第３図は、本発明の一実施例金示すブロック図である。
第３図に示すマイクロプログラム制御方式は、マイクロ
命令を格納する制御記憶１１０と、制御記憶１１０から
読み出されたマイクロ命令の写しを保持する制御記憶バ
ッファ２００と、制御記憶１１０あるいは制御記憶バッ
ファ２００から読み出されたマイクロ命令を保持するマ
イクロ命令レジスタ１２０と、次に実行すべきマイクロ
命令のアドレスを保持する制御記憶アドレスレジスタ１
４０と、制御記憶アドレスレジスタ１４０が指示する制
御記憶１１０への書き込みを実行する制御記憶書込回路
１５０と、マイクロ命令レジスタ１２０から読み出した
マイクロ命令により制御記憶アドレスレジスタ１４０お
よび制御記憶書込回路１５０および情報処理装置内の各
種ハードウェア動作の実行を制御するマイクロ命令実行
制御回路１３０と、制御記憶バッファ２００のデータブ
ロックの管理情報を保持し複数のエントリを有するアド
レスアレイ２１０と、制御記憶バッファ２００上に所望
のアドレスのマイクロ命令が存在するか否かを検出する
アドレス比較回路２２０と、所望のアドレスのマイクロ
命令が制御記憶バッファ２００上に存在しない場合アド
レスおよびアドレスアレイ２１０の管理情報を入力とし
て制御記憶バッファの置き換えを任意のアルゴリズムに
従りて実行する制御記憶バッファ置換回路３００とを含
んで構成されている。
命令を格納する制御記憶１１０と、制御記憶１１０から
読み出されたマイクロ命令の写しを保持する制御記憶バ
ッファ２００と、制御記憶１１０あるいは制御記憶バッ
ファ２００から読み出されたマイクロ命令を保持するマ
イクロ命令レジスタ１２０と、次に実行すべきマイクロ
命令のアドレスを保持する制御記憶アドレスレジスタ１
４０と、制御記憶アドレスレジスタ１４０が指示する制
御記憶１１０への書き込みを実行する制御記憶書込回路
１５０と、マイクロ命令レジスタ１２０から読み出した
マイクロ命令により制御記憶アドレスレジスタ１４０お
よび制御記憶書込回路１５０および情報処理装置内の各
種ハードウェア動作の実行を制御するマイクロ命令実行
制御回路１３０と、制御記憶バッファ２００のデータブ
ロックの管理情報を保持し複数のエントリを有するアド
レスアレイ２１０と、制御記憶バッファ２００上に所望
のアドレスのマイクロ命令が存在するか否かを検出する
アドレス比較回路２２０と、所望のアドレスのマイクロ
命令が制御記憶バッファ２００上に存在しない場合アド
レスおよびアドレスアレイ２１０の管理情報を入力とし
て制御記憶バッファの置き換えを任意のアルゴリズムに
従りて実行する制御記憶バッファ置換回路３００とを含
んで構成されている。
制御記憶バッファ置換回路３００け、任意の置換アルゴ
リズムに従って置き換えの対象となるアドレスアレイ２
１０のエントリを指示する置換アルゴリズム発生回路３
１０と、置き換えを実行するか否かを判定しこの判定に
従って置き換えを実行制御する置換制御回路３２０とか
ら構成される。
リズムに従って置き換えの対象となるアドレスアレイ２
１０のエントリを指示する置換アルゴリズム発生回路３
１０と、置き換えを実行するか否かを判定しこの判定に
従って置き換えを実行制御する置換制御回路３２０とか
ら構成される。
第４図は、第３図に示す制御記憶バッファ置換回路の詳
細ブロック図である。
細ブロック図である。
この制御記憶バッファ置換回路３００け、マイクロ命令
の使用頻度を保持する使用頻度記憶４００と、マイクロ
命令のアドレスの全体または一部分全保持し使用頻度記
憶４００のエン１Ｊｆｒ指示する使用頻度記憶アドレス
レジスタ４１０と、使用頻度記憶４００の出力を保持す
る新エン） ＩＪ−使用頻度レジスタ４２０と、アドレ
スアレイ２１０の管理情報に含まれる各エン） ＩＪ−
の使用頻度のうち置換アルゴリズム発生回路３１０によ
って指示されたエン） ＩＪ−の使用頻度を保持する現
エントリー使用頻度レジスタ４３０と、新エントリー使
用頻度レジスタ４２０の内容が現エン） ＩＪ−使用頻
度レジスタ４３０の内容と比較して等しいか大きいこと
を検出する使用頻度比較回路４４０と、置き換えの実行
を指示する置換指示回路４５０とを含んで構成される。
の使用頻度を保持する使用頻度記憶４００と、マイクロ
命令のアドレスの全体または一部分全保持し使用頻度記
憶４００のエン１Ｊｆｒ指示する使用頻度記憶アドレス
レジスタ４１０と、使用頻度記憶４００の出力を保持す
る新エン） ＩＪ−使用頻度レジスタ４２０と、アドレ
スアレイ２１０の管理情報に含まれる各エン） ＩＪ−
の使用頻度のうち置換アルゴリズム発生回路３１０によ
って指示されたエン） ＩＪ−の使用頻度を保持する現
エントリー使用頻度レジスタ４３０と、新エントリー使
用頻度レジスタ４２０の内容が現エン） ＩＪ−使用頻
度レジスタ４３０の内容と比較して等しいか大きいこと
を検出する使用頻度比較回路４４０と、置き換えの実行
を指示する置換指示回路４５０とを含んで構成される。
次に、第３図に示す実施例の動作を詳細に説明する。
第５図に示すように６４に語の記憶容量を有する制御記
憶１１０をマイクロ命令１語のビット長１２８ピツ）を
単位として４列、１６ステツプを１ブロツクとして１０
２４行に分割し、制御記憶バッファ２００ｔ−４列４行
のブロックに分割し、アドレスアレイ２１０も同じく４
列４行のブロックに分割し、制御記憶バッファ２００の
ブロックとアドレスアレイ２１０のブロックが対応する
ようにする。
憶１１０をマイクロ命令１語のビット長１２８ピツ）を
単位として４列、１６ステツプを１ブロツクとして１０
２４行に分割し、制御記憶バッファ２００ｔ−４列４行
のブロックに分割し、アドレスアレイ２１０も同じく４
列４行のブロックに分割し、制御記憶バッファ２００の
ブロックとアドレスアレイ２１０のブロックが対応する
ようにする。
また、制御記憶１１０の列方向のブロックのデータは、
制御記憶バッファ２１０の同じ列のブロックに書き込む
ものとする。さらに、制御記憶１１０または制御記憶バ
ッファ２００からマイクロ命令レジスタ１２０にマイク
ロ命令２０１全格納する際は、１命令前のマイクロ命令
の指示によ＃）４列の中の１列を選択して格納するもの
とする。
制御記憶バッファ２１０の同じ列のブロックに書き込む
ものとする。さらに、制御記憶１１０または制御記憶バ
ッファ２００からマイクロ命令レジスタ１２０にマイク
ロ命令２０１全格納する際は、１命令前のマイクロ命令
の指示によ＃）４列の中の１列を選択して格納するもの
とする。
マイクロ命令の実行に先立って、１命令前のマイクロ命
令により、次に実行すべきマイクロ命令を指示する制御
記憶アドレス１３２が、制御記憶アドレスレジスタ１４
０に格納される。アドレスアレイ２１０は、次に実行す
べきマイクロ命令を指示する制御記憶アドレス１４１の
下２ビｙ）により、指示される４行１列の制御記憶バッ
ファ２００に格納されているブロックの４行分を指示す
るバッファ保持アドレス２１１をアドレス比較回路２２
０へ送出する。
令により、次に実行すべきマイクロ命令を指示する制御
記憶アドレス１３２が、制御記憶アドレスレジスタ１４
０に格納される。アドレスアレイ２１０は、次に実行す
べきマイクロ命令を指示する制御記憶アドレス１４１の
下２ビｙ）により、指示される４行１列の制御記憶バッ
ファ２００に格納されているブロックの４行分を指示す
るバッファ保持アドレス２１１をアドレス比較回路２２
０へ送出する。
アドレス比較回路２２０は、バッファ保持アドレス２１
１と、次に実行すべきマイクロ命令を指示する制御記憶
アドレス１４１ｔ−比較し、次に実行すべきマイクロ命
令が制御記憶バッファ２００２００へ送出するとともに
、非存在信号２２１を“０”とする。しかし、存在しな
い場合には、非存在信号２２１を”１＃とする。
１と、次に実行すべきマイクロ命令を指示する制御記憶
アドレス１４１ｔ−比較し、次に実行すべきマイクロ命
令が制御記憶バッファ２００２００へ送出するとともに
、非存在信号２２１を“０”とする。しかし、存在しな
い場合には、非存在信号２２１を”１＃とする。
次に実行すべきマイクロ命令が制御記憶バッファ２００
上に存在する場合は、マイクロ命令アドレス２２２によ
って指示されたマイクロ命令２０１が、マイクロ命令レ
ジスタ１２０に格納されマイクロ命令実行制御回路１３
０によって所望の動作を遂行する。
上に存在する場合は、マイクロ命令アドレス２２２によ
って指示されたマイクロ命令２０１が、マイクロ命令レ
ジスタ１２０に格納されマイクロ命令実行制御回路１３
０によって所望の動作を遂行する。
次に実行すべきマイクロ命令が制御記憶バッファ２００
上に存在しない場合は、制御記憶アドレス１４１によっ
て指示され制御記憶１１０から読み出されたマイクロ命
令１１１がマイクロ命令レジスタ１２０に格納され、マ
イクロ命令実行制御回路１３０によって所望の動作が遂
行される。これとともに、アドレスアレイ２１０がらの
４行分の管理情報２１２によジ置換アルゴリズム発生回
路３１０の指示によシ置き換えの候補となるブロックに
対応するアドレスアレイ２１０からの’！管理報２１２
の一部の使用頻度情報が現エンｌ−使用頻度レジスタ４
３０に格納される。また、制御記憶アドレスレジスタ１
４０からの１６ビツトの制御記憶アドレス１４１の上位
８ピツトが使用頻度アドレスレジスタ４１０に格納され
る。使用頻度記憶メモリ４００は、２５６のエン）ｌＪ
ｉ有し、１エントリ当り１６ブロツク（２５６ステツプ
）Ｋ対するあらかじめ格納されている４ピントの使用頻
度情報を保持しており、使用頻度アドレスレジスタ４１
０からの使用頻度記憶アドレス４１１によ如指示された
エン） ＩＪに対応する使用頻度情報４０１と新エント
リー使用頻度レジスタ４２０に格納する。
上に存在しない場合は、制御記憶アドレス１４１によっ
て指示され制御記憶１１０から読み出されたマイクロ命
令１１１がマイクロ命令レジスタ１２０に格納され、マ
イクロ命令実行制御回路１３０によって所望の動作が遂
行される。これとともに、アドレスアレイ２１０がらの
４行分の管理情報２１２によジ置換アルゴリズム発生回
路３１０の指示によシ置き換えの候補となるブロックに
対応するアドレスアレイ２１０からの’！管理報２１２
の一部の使用頻度情報が現エンｌ−使用頻度レジスタ４
３０に格納される。また、制御記憶アドレスレジスタ１
４０からの１６ビツトの制御記憶アドレス１４１の上位
８ピツトが使用頻度アドレスレジスタ４１０に格納され
る。使用頻度記憶メモリ４００は、２５６のエン）ｌＪ
ｉ有し、１エントリ当り１６ブロツク（２５６ステツプ
）Ｋ対するあらかじめ格納されている４ピントの使用頻
度情報を保持しており、使用頻度アドレスレジスタ４１
０からの使用頻度記憶アドレス４１１によ如指示された
エン） ＩＪに対応する使用頻度情報４０１と新エント
リー使用頻度レジスタ４２０に格納する。
使用頻度比較回路４４０は、現エン） ＩＪ−使用頻度
レジスタ４３０の現エントリー使用頻度４３１と、新エ
ントリー使用頻度レジスタ４２０の新エントリー使用頻
度４２１と全比較し、現エントリー使用頻度４３１が新
エントリー使用頻度４２１より小さいか等しい場合、検
出信号４４゛１を１″とする。
レジスタ４３０の現エントリー使用頻度４３１と、新エ
ントリー使用頻度レジスタ４２０の新エントリー使用頻
度４２１と全比較し、現エントリー使用頻度４３１が新
エントリー使用頻度４２１より小さいか等しい場合、検
出信号４４゛１を１″とする。
置換指示回路４５０は、非存在信号２２１と検出信号４
４１の論理積を取り置換指示３２１を出力する。
４１の論理積を取り置換指示３２１を出力する。
置換指示３２１が“１”の時、制御記憶バッファ２００
は、制御記憶１１０から読み出されたブロックのマイク
ロ命令１１１’ｉ、置換アルゴリズム発生回路３１０が
指示する行アドレス３１１の指示するアドレスへ書き込
む。
は、制御記憶１１０から読み出されたブロックのマイク
ロ命令１１１’ｉ、置換アルゴリズム発生回路３１０が
指示する行アドレス３１１の指示するアドレスへ書き込
む。
また、置換指示３２１が”θ″の時は、制御記憶バッフ
ァ２００は書き込みを実行しない。
ァ２００は書き込みを実行しない。
上記の説明のように、所望のマイクロ命令が制御記憶バ
ッファ２００上に存在しない場合でも制御記憶１１０か
ら読み出されたマイクロ命令を実行するのと並行して、
必要に応じて制御記憶バッファ２００の置き換えを実行
することによって、従来の欠点であった、マイクロ命令
の使用頻度と処理完了オでに要する時間の釣シ合いがと
れない欠点が除去される。
ッファ２００上に存在しない場合でも制御記憶１１０か
ら読み出されたマイクロ命令を実行するのと並行して、
必要に応じて制御記憶バッファ２００の置き換えを実行
することによって、従来の欠点であった、マイクロ命令
の使用頻度と処理完了オでに要する時間の釣シ合いがと
れない欠点が除去される。
なお、本実施例では、アドレスを入力とした使用頻度に
より、置き換えるブ０ツクを決定したが、簡単化のため
に、単にアドレスの大小比較によって置き換えるブロッ
クを決定しても同様の効果が得られることは明らかであ
る。
より、置き換えるブ０ツクを決定したが、簡単化のため
に、単にアドレスの大小比較によって置き換えるブロッ
クを決定しても同様の効果が得られることは明らかであ
る。
本発明のマイクロプログラム制御方式は、制御記憶バッ
ファを追加することにより、制御記憶の非常駐領域に格
納されているマイクロ命令のうち使用頻度の高いマイク
ロ命令が主記憶から読み出したマイクロ命令におきかえ
られても、使用頻度の高いマイクロ命令を制御記憶バッ
ファに保持しておくことができるため、使用頻度の高い
マイクロ命令を読み出すために主記憶に格納されている
マイクロ命令を再格納しないですむので、マイクロ命令
の読出時間を短縮できるという効果がある。
ファを追加することにより、制御記憶の非常駐領域に格
納されているマイクロ命令のうち使用頻度の高いマイク
ロ命令が主記憶から読み出したマイクロ命令におきかえ
られても、使用頻度の高いマイクロ命令を制御記憶バッ
ファに保持しておくことができるため、使用頻度の高い
マイクロ命令を読み出すために主記憶に格納されている
マイクロ命令を再格納しないですむので、マイクロ命令
の読出時間を短縮できるという効果がある。
すなわち、本発明のマイクロプログラム制御方式は、マ
イクロ命令を格納する制御記憶と、制御記憶の写しを保
持する制御記憶バッファとを有し、アドレスを制御記憶
バッファの置換情報として置き換えを実行するように構
成することにより、使用頻度に応じてマイクロ命令を制
御記憶パンツ、１に残すことにより高性能な情報処理装
置が提供できるという効果がある。
イクロ命令を格納する制御記憶と、制御記憶の写しを保
持する制御記憶バッファとを有し、アドレスを制御記憶
バッファの置換情報として置き換えを実行するように構
成することにより、使用頻度に応じてマイクロ命令を制
御記憶パンツ、１に残すことにより高性能な情報処理装
置が提供できるという効果がある。
第１図は従来の一例金示すブロック図、第２図は第１図
に示す制御記憶の領域説明図、第３図は本発明の一実施
例を示すブロック図、第４図は第３図に示す制御記憶バ
ッファ置換回路の詳細ブロック図、第５図は第３図に示
す制御記憶ならびに制御記憶バッファのブロック図であ
る。 １００．１００’・・・・・・中央処理装置、１１０・
・・・・・制御記憶、１２０・・・・・・マイクロ命令
レジスタ、１３０・・・・・・マイクロ命令実行制御回
路、１４０・・・・・・制御記憶アドレスレジスタ、１
５０・・・・・・制御記憶書込回路、１９０・・・・・
・主記憶、１１２・・・・・・常駐領域、１１３・・・
・・・非常駐領域、１１１，１２１，１９１・・・・・
・マイクロ命令、１３２，１４１・・・・・・制御記憶
アドレス、１３３，１５０・・・・・・制御記憶書込指
示、１３１・・・・・・実行指示、１３４・・・・・・
主記憶アドレス、２００・・・・・・制御記憶バッファ
、２１０・・・・・・アドレスアレイ、２２０・・・・
・・アドレス比較回路、３００・・・・・・制御記憶バ
ッファ置換回路、３１０・・・・・・置換アルゴリズム
発生回路、３２０・・・・・・置換制御回路、４００・
・・・・・使用頻度記憶、４１０・・・・・・使用頻度
記憶アドレスレジスフ、４２０・・・・・・新エントリ
ー使用頻度レジスタ、４３０・・・・・・現エントリー
使用頻度レジスタ、４４０・・・・・・使用頻度比較回
路、４５０・・・・・・置換指示回路、２０１・・・・
・・マイクロ命令、２１１・・・・・・バッファ保持ア
ドレス、２１２・・・・・・管理情報、２２１・・・・
・・非存在信号、２２２・・・・・・マイクロ命令アド
レス、３１１・・・・・・行アドレス、３２１・・・・
・・置換指示、３２２，４３１・・・・・・使用頻度、
４０１・・・・・・使用頻度情報、４１１・・・・・・
使用頻度記憶アドレス、４４１・・・・・・検出信号。 裏１図 」 御粘２２ 閉
に示す制御記憶の領域説明図、第３図は本発明の一実施
例を示すブロック図、第４図は第３図に示す制御記憶バ
ッファ置換回路の詳細ブロック図、第５図は第３図に示
す制御記憶ならびに制御記憶バッファのブロック図であ
る。 １００．１００’・・・・・・中央処理装置、１１０・
・・・・・制御記憶、１２０・・・・・・マイクロ命令
レジスタ、１３０・・・・・・マイクロ命令実行制御回
路、１４０・・・・・・制御記憶アドレスレジスタ、１
５０・・・・・・制御記憶書込回路、１９０・・・・・
・主記憶、１１２・・・・・・常駐領域、１１３・・・
・・・非常駐領域、１１１，１２１，１９１・・・・・
・マイクロ命令、１３２，１４１・・・・・・制御記憶
アドレス、１３３，１５０・・・・・・制御記憶書込指
示、１３１・・・・・・実行指示、１３４・・・・・・
主記憶アドレス、２００・・・・・・制御記憶バッファ
、２１０・・・・・・アドレスアレイ、２２０・・・・
・・アドレス比較回路、３００・・・・・・制御記憶バ
ッファ置換回路、３１０・・・・・・置換アルゴリズム
発生回路、３２０・・・・・・置換制御回路、４００・
・・・・・使用頻度記憶、４１０・・・・・・使用頻度
記憶アドレスレジスフ、４２０・・・・・・新エントリ
ー使用頻度レジスタ、４３０・・・・・・現エントリー
使用頻度レジスタ、４４０・・・・・・使用頻度比較回
路、４５０・・・・・・置換指示回路、２０１・・・・
・・マイクロ命令、２１１・・・・・・バッファ保持ア
ドレス、２１２・・・・・・管理情報、２２１・・・・
・・非存在信号、２２２・・・・・・マイクロ命令アド
レス、３１１・・・・・・行アドレス、３２１・・・・
・・置換指示、３２２，４３１・・・・・・使用頻度、
４０１・・・・・・使用頻度情報、４１１・・・・・・
使用頻度記憶アドレス、４４１・・・・・・検出信号。 裏１図 」 御粘２２ 閉
Claims (1)
- 複数のマイクロ命令を記憶する制御記憶と、前記制御記
憶に記憶したマイクロ命令の一部の写しを保持する制御
記憶バッファと、制御記憶アドレスを格納する制御記憶
アドレスレジスタと、前記制御記憶バッファに保持され
たマイクロ命令を指示するためのバッファ保持アドレス
を格納するアドレスアレイと、前記制御記憶アドレスと
前記バッファ保持アドレスとが一致したときに前記制御
記憶アドレスを前記制御記憶バッファからマイクロ命令
を読み出すためのマイクロ命令アドレスとして出力し前
記制御記憶アドレスと前記バッファ保持アドレスとが一
致しないときに非存在信号を出力するアドレス比較回路
と、前記非存在信号が供給されたときに前記制御記憶ア
ドレスで指示されるマイクロ命令を含むデータブロック
を前記制御記憶バッファに保持させるための制御記憶バ
ヅファ置換回路と、前記制御記憶アドレスで指示される
マイクロ命令が前記制御記憶に格納されていないときに
このマイクロ命令を含む一部のマイクロ命令を主記憶か
ら１語ずつ順次に読み出して前記制御記憶にオーバレイ
をして書き込むための制御記憶書込回路と金含むことを
特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9809682A JPS58214946A (ja) | 1982-06-08 | 1982-06-08 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9809682A JPS58214946A (ja) | 1982-06-08 | 1982-06-08 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214946A true JPS58214946A (ja) | 1983-12-14 |
Family
ID=14210804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9809682A Pending JPS58214946A (ja) | 1982-06-08 | 1982-06-08 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151747A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | マイクロプログラム制御装置 |
| JPS60175143A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | マイクロプログラム制御装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48103143A (ja) * | 1972-03-08 | 1973-12-25 | ||
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS564857A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Access system for memory unit |
| JPS56117384A (en) * | 1980-02-20 | 1981-09-14 | Nec Corp | Cash controller |
-
1982
- 1982-06-08 JP JP9809682A patent/JPS58214946A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48103143A (ja) * | 1972-03-08 | 1973-12-25 | ||
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| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS564857A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Access system for memory unit |
| JPS56117384A (en) * | 1980-02-20 | 1981-09-14 | Nec Corp | Cash controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151747A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | マイクロプログラム制御装置 |
| JPS60175143A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | マイクロプログラム制御装置 |
| JPH0258646B2 (ja) * | 1984-02-21 | 1990-12-10 | Nippon Electric Co |
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