JPS6197761A - メモリ保護方式 - Google Patents
メモリ保護方式Info
- Publication number
- JPS6197761A JPS6197761A JP59218878A JP21887884A JPS6197761A JP S6197761 A JPS6197761 A JP S6197761A JP 59218878 A JP59218878 A JP 59218878A JP 21887884 A JP21887884 A JP 21887884A JP S6197761 A JPS6197761 A JP S6197761A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- segment
- protection information
- program number
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリアドレスとは別に複数のメモリで構
成されるセグメントアドレスが割付けられている主メモ
リに対し、所定のセグメントへの書込動作あるいは読出
動作の許可、不許可を行なうメモリ保護方式に関するも
のである。
成されるセグメントアドレスが割付けられている主メモ
リに対し、所定のセグメントへの書込動作あるいは読出
動作の許可、不許可を行なうメモリ保護方式に関するも
のである。
第３図および第４図は従来のこの種のメモリ保護方式を
示すもので、図中（１０１）は主メモリで、メモリアド
レスとは別に複数のメモリで構成されるセグメントアド
レスが割付けられている。（１０２）は制御メモリで、
上記セグメントアドレスに対応し１セグメント当り１ビ
ツトあるいは２ビツト以上のメモリ保護情報を記憶して
いる。（２０１）はＣＰＵ、（２０２）は上記制御メモ
リ（１０２）と同一構成の制御メモリ（２０４）のセグ
メントアドレスをデコードするデコーダ、（２０３）は
セグメントアドレスを制御メモリ（２０４）に入力する
セレクタ、（２０５）は上記主メモリ（１ＱＩ）と同一
構成の主メモリ、（２０６）はこの主メモリ（２０５）
用のデコーダ、（２０７λ（２０８）および（２０９）
はゲート、（２１０）はコントロ−ルバス、（２１１）
はアドレスバス、（２１２）はデータバス、（２１３）
はＷＲＩ Ｔ Ｅ信号である。
示すもので、図中（１０１）は主メモリで、メモリアド
レスとは別に複数のメモリで構成されるセグメントアド
レスが割付けられている。（１０２）は制御メモリで、
上記セグメントアドレスに対応し１セグメント当り１ビ
ツトあるいは２ビツト以上のメモリ保護情報を記憶して
いる。（２０１）はＣＰＵ、（２０２）は上記制御メモ
リ（１０２）と同一構成の制御メモリ（２０４）のセグ
メントアドレスをデコードするデコーダ、（２０３）は
セグメントアドレスを制御メモリ（２０４）に入力する
セレクタ、（２０５）は上記主メモリ（１ＱＩ）と同一
構成の主メモリ、（２０６）はこの主メモリ（２０５）
用のデコーダ、（２０７λ（２０８）および（２０９）
はゲート、（２１０）はコントロ−ルバス、（２１１）
はアドレスバス、（２１２）はデータバス、（２１３）
はＷＲＩ Ｔ Ｅ信号である。
次に動作について説明する。第４図において主メモＩＪ
（２０５）に対し書込み動作を行なう場合には、まず
ＣＰＵ（２０１）により制御メモ’Ｊ （２０４）に対
しセグメント単位でのメモリ保護情報を予め書込んでお
き、この情報に基づき主メモＩＪ （２０５）の所定セ
グメン）Ｋ対する書込許可、不許可を判断して書込動作
を実行する。
（２０５）に対し書込み動作を行なう場合には、まず
ＣＰＵ（２０１）により制御メモ’Ｊ （２０４）に対
しセグメント単位でのメモリ保護情報を予め書込んでお
き、この情報に基づき主メモＩＪ （２０５）の所定セ
グメン）Ｋ対する書込許可、不許可を判断して書込動作
を実行する。
すなわち、デコーダ（２０２）により制御メモリ □
（２０４）のセグメントアドレスがデコードされるとと
もに、セレクタ（２０３）によりセグメントアドレスが
制御メモリ（２０４）に入力され、データバス（２１２
）からのメモリ保護情報が制御メモリ（２０４）に順次
入力される。その後、デコーダ（２０６）により選択さ
れた主メモＩＪ （２０５）は、まず選択されたセグメ
ントアドレスに対応するメモリ保護情報を制御メモＩＪ
（２０４）から取出し、書込可の場合には、ＷＲＩＴ
Ｅ信号（２１３）をゲート（２０８）より通過させて書
込動作を実行する。一方、番込不町時に書込動作が実行
された場合ては、ゲー） （２０Ｂ）にようＷＲＩＴＥ
信号（２１３）が禁示され、ゲー・） （２０７）から
ＣＰ ［Ｊ （２０１）に対してアラームが発せられる
。
（２０４）のセグメントアドレスがデコードされるとと
もに、セレクタ（２０３）によりセグメントアドレスが
制御メモリ（２０４）に入力され、データバス（２１２
）からのメモリ保護情報が制御メモリ（２０４）に順次
入力される。その後、デコーダ（２０６）により選択さ
れた主メモＩＪ （２０５）は、まず選択されたセグメ
ントアドレスに対応するメモリ保護情報を制御メモＩＪ
（２０４）から取出し、書込可の場合には、ＷＲＩＴ
Ｅ信号（２１３）をゲート（２０８）より通過させて書
込動作を実行する。一方、番込不町時に書込動作が実行
された場合ては、ゲー） （２０Ｂ）にようＷＲＩＴＥ
信号（２１３）が禁示され、ゲー・） （２０７）から
ＣＰ ［Ｊ （２０１）に対してアラームが発せられる
。
上記のような従来のメモリ保護方式においては、実行プ
ログラムに関係なくセグメントアドレスのみによってメ
モリ保護情報が選択されるため、実行プラグラムが代わ
ると、その都度メモリ保護情報が記憶されている制御メ
モリの内容を書換える必要があり、したがって実行プロ
グラムのスイッチングが発生した時のオーバヘッド時間
が長く、速度が遅いという問題があった。
ログラムに関係なくセグメントアドレスのみによってメ
モリ保護情報が選択されるため、実行プラグラムが代わ
ると、その都度メモリ保護情報が記憶されている制御メ
モリの内容を書換える必要があり、したがって実行プロ
グラムのスイッチングが発生した時のオーバヘッド時間
が長く、速度が遅いという問題があった。
この発明はかかる問題点を解決するためになされたもの
で、実行プログラムのスイッチングが発生した場合にも
、制御メモリの内容を書換えることなく瞬時にメモリ保
護情報を得ることができ、実行速度が速いメモリ保護方
式を得ることを目的とする。
で、実行プログラムのスイッチングが発生した場合にも
、制御メモリの内容を書換えることなく瞬時にメモリ保
護情報を得ることができ、実行速度が速いメモリ保護方
式を得ることを目的とする。
この発明に係るメモリ保護方式は、メモリアドレスとは
別に複数のメモリで構成されるセグメントアドレスが割
付けられている主メモリと、セグメントアドレスとは別
にプログラム番号を示すアドレスが割付けられメモリ保
護情報をプログラム番号単位、セグメント単位で記憶し
ている制御メモリと、プログラム番号を記憶しているレ
ジスタとを備え、上記主メモリへの書込み時あるいは主
メモリからの読出し時に、上記レジスタから出力される
プログラム番号を制御メモリのアドレスとして用いて所
定プログラム番号における所定セグメントアドレスのメ
モリ保護情報を取出し、主メモリに対する書込みあるい
は読出しの許可、不許可を行なうようにしたもので島−
る。
別に複数のメモリで構成されるセグメントアドレスが割
付けられている主メモリと、セグメントアドレスとは別
にプログラム番号を示すアドレスが割付けられメモリ保
護情報をプログラム番号単位、セグメント単位で記憶し
ている制御メモリと、プログラム番号を記憶しているレ
ジスタとを備え、上記主メモリへの書込み時あるいは主
メモリからの読出し時に、上記レジスタから出力される
プログラム番号を制御メモリのアドレスとして用いて所
定プログラム番号における所定セグメントアドレスのメ
モリ保護情報を取出し、主メモリに対する書込みあるい
は読出しの許可、不許可を行なうようにしたもので島−
る。
この発明においては、制御メモリがプログラム番号単位
でセグメント単位のメモリ保護情報を記憶しており、実
行プログラムのスイッチングが発生した際に、レジスタ
により制御メモリのアドレスを切換選択して当該プログ
ラム番号における所定セグメントのメモリ保護情報を得
るようにしているので、実行プログラムのスイッチング
が発生した場合にも、プログラム番号を切換選択するだ
けで制御メモリの内容を書換えることなく正しいメモリ
保護情報を得ることが可能となる。
でセグメント単位のメモリ保護情報を記憶しており、実
行プログラムのスイッチングが発生した際に、レジスタ
により制御メモリのアドレスを切換選択して当該プログ
ラム番号における所定セグメントのメモリ保護情報を得
るようにしているので、実行プログラムのスイッチング
が発生した場合にも、プログラム番号を切換選択するだ
けで制御メモリの内容を書換えることなく正しいメモリ
保護情報を得ることが可能となる。
第１図および第２図はこの発明の一実施例を示すもので
、第１図中（３０１）は主メモリで、メモリアドレスと
は別に複数メモリで構成されるセグメントのアドレスが
割付けられている。（３０２）は制御メモリで、プログ
ラム番号単位で上記セグメントアドレスに対応し１ビツ
トあるいは２ビツト以上のメモリ保護情報を記憶してい
る。すなわち、この制御メモＩＪ （３０２）は、第３
図に示す従来の制御メモリ（１０２）に比較してプログ
ラム個数倍の記憶容量を有している。
、第１図中（３０１）は主メモリで、メモリアドレスと
は別に複数メモリで構成されるセグメントのアドレスが
割付けられている。（３０２）は制御メモリで、プログ
ラム番号単位で上記セグメントアドレスに対応し１ビツ
トあるいは２ビツト以上のメモリ保護情報を記憶してい
る。すなわち、この制御メモＩＪ （３０２）は、第３
図に示す従来の制御メモリ（１０２）に比較してプログ
ラム個数倍の記憶容量を有している。
また第２図において（４０１）はｃ ｐ、ｏ、 （４０
２）は上記制御メモリ（３０２）と同一構成の制御メモ
リ（４０５）に割付けられているアドレスをデコードす
るデコーダ、（４０２）はセレクタ、（４０３）はグロ
グラム番号が記憶されるレジスタ、（４０６）、 （４
０８） ’Ｉ”１ゲート、（４０７）は上記主メモリ（
３０１）と同一構成の主メモリ、（４０９）は主メモリ
用のデコーダ、（４１０）Ｈコントロールバス、（４１
１）はアドレスバス、（４１２）はデータバス、（４１
３）はＷＲＩＴＥ信号である。
２）は上記制御メモリ（３０２）と同一構成の制御メモ
リ（４０５）に割付けられているアドレスをデコードす
るデコーダ、（４０２）はセレクタ、（４０３）はグロ
グラム番号が記憶されるレジスタ、（４０６）、 （４
０８） ’Ｉ”１ゲート、（４０７）は上記主メモリ（
３０１）と同一構成の主メモリ、（４０９）は主メモリ
用のデコーダ、（４１０）Ｈコントロールバス、（４１
１）はアドレスバス、（４１２）はデータバス、（４１
３）はＷＲＩＴＥ信号である。
次に動作について説明する。第２図において主メモリ（
４０７）に対し書込動作を行なう場合には、ＣＰＵ（４
０１）により制御メモリ（４０５）に対しプログラム番
号単位、セグメント単位でメモリ保護情報を予め書込ん
でおき、その後この情報に基づき主メモリ（４０７）の
所定セグメントに対する書込許可、不許可を判断しで書
込動作を実行する。
４０７）に対し書込動作を行なう場合には、ＣＰＵ（４
０１）により制御メモリ（４０５）に対しプログラム番
号単位、セグメント単位でメモリ保護情報を予め書込ん
でおき、その後この情報に基づき主メモリ（４０７）の
所定セグメントに対する書込許可、不許可を判断しで書
込動作を実行する。
すなわち、デコーダ（４０２）により制御メモリ（４０
５）に割付けられているアドレスがデコードされるとと
もに、セレクタ（４０４）によりアドレスが制御メモリ
（４０５）に入力され、データバス（２１２）からのメ
モリ情報が制御メモ’） （４０５）に順次大刀される
。またレジスタ（４０３） Ｋはデータバス（２１２）
上のプログラム番号が入力される。
５）に割付けられているアドレスがデコードされるとと
もに、セレクタ（４０４）によりアドレスが制御メモリ
（４０５）に入力され、データバス（２１２）からのメ
モリ情報が制御メモ’） （４０５）に順次大刀される
。またレジスタ（４０３） Ｋはデータバス（２１２）
上のプログラム番号が入力される。
この状態で主メモ＋７ （４０７）への書込動作が実行
されると、セレクタ（４０４）からは、レジスタ（４０
３）からのプログラム番号が出力され、制御メモリ（４
０５）のアドレスとして制御メモリ（４０５）に入力さ
れる。その後デコーダ（４０９）により選択され次主メ
モリ（４０７）は、まず選択されたセグメントアドレス
に対応するメモリ保護情報を制御メそり（４０５）から
取出し、書込可の場合には、ＷＲＩＴＩＩＣ信号（４１
５）をゲー） （４０８）より通過させて書込動作を実
行する。一方、書込不可時に書込動作が実行された場合
には、ゲー） （４０８）によりＷＲＩＴＩＥ信号（４
１３）が禁止され、ゲート（４０６）からＣＰＵ（４０
１）に対してアラームが発せられる。
されると、セレクタ（４０４）からは、レジスタ（４０
３）からのプログラム番号が出力され、制御メモリ（４
０５）のアドレスとして制御メモリ（４０５）に入力さ
れる。その後デコーダ（４０９）により選択され次主メ
モリ（４０７）は、まず選択されたセグメントアドレス
に対応するメモリ保護情報を制御メそり（４０５）から
取出し、書込可の場合には、ＷＲＩＴＩＩＣ信号（４１
５）をゲー） （４０８）より通過させて書込動作を実
行する。一方、書込不可時に書込動作が実行された場合
には、ゲー） （４０８）によりＷＲＩＴＩＥ信号（４
１３）が禁止され、ゲート（４０６）からＣＰＵ（４０
１）に対してアラームが発せられる。
なお上記実施例では、書込動作について説明したが、読
出動作についても同様の構成により実現することができ
る。
出動作についても同様の構成により実現することができ
る。
以上説明したようにこの発明によれば、制御メモリにプ
ログラム番号毎にセグメント単位のメモリ保護情報を記
憶させ、レジスタでプログラム番号を選択して所定プロ
グラム番号における所定セグメントのメモリ保護情報を
得るようにしているので、実行プログラムのスイッチン
グが発生した場合にも、制御メモリの内容を書換えるこ
となく迅速にメモリ保護情報が得られ、実行速度を速く
することができる等の効果がある。
ログラム番号毎にセグメント単位のメモリ保護情報を記
憶させ、レジスタでプログラム番号を選択して所定プロ
グラム番号における所定セグメントのメモリ保護情報を
得るようにしているので、実行プログラムのスイッチン
グが発生した場合にも、制御メモリの内容を書換えるこ
となく迅速にメモリ保護情報が得られ、実行速度を速く
することができる等の効果がある。
第１図はこの発明に係る主メモリおよび制御メモリの構
成図、第２図はこの発明の一実施例を示すメモリ保護方
式の全体構成図、第３図は従来の主メモリおよび制御メ
モリの構成図、第４図は従来のメモリ保護方式を示す全
体構成図である。
成図、第２図はこの発明の一実施例を示すメモリ保護方
式の全体構成図、第３図は従来の主メモリおよび制御メ
モリの構成図、第４図は従来のメモリ保護方式を示す全
体構成図である。
Claims (1)
- メモリアドレスとは別に複数のメモリで構成されるセグ
メントアドレスが割付けられている主メモリと、セグメ
ントアドレスとは別にプログラム番号を示すアドレスが
割付けられメモリ保護情報をプログラム番号単位、セグ
メント単位で記憶している制御メモリと、プログラム番
号を記憶しているレジスタとを備え、上記主メモリへの
書込み時あるいは主メモリからの読出し時に、上記レジ
スタから出力されるプログラム番号を制御メモリのアド
レスとして用いて所定プログラム番号における所定セグ
メントアドレスのメモリ保護情報を取出し、主メモリに
対する書込みあるいは読出しの許可、不許可を行なうこ
とを特徴とするメモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218878A JPS6197761A (ja) | 1984-10-18 | 1984-10-18 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218878A JPS6197761A (ja) | 1984-10-18 | 1984-10-18 | メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197761A true JPS6197761A (ja) | 1986-05-16 |
Family
ID=16726719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218878A Pending JPS6197761A (ja) | 1984-10-18 | 1984-10-18 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197761A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103198A (en) * | 1980-12-19 | 1982-06-26 | Fujitsu Ltd | Storage protection system |
-
1984
- 1984-10-18 JP JP59218878A patent/JPS6197761A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103198A (en) * | 1980-12-19 | 1982-06-26 | Fujitsu Ltd | Storage protection system |
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