JPH04243434A - アドレストレーサ - Google Patents
アドレストレーサInfo
- Publication number
- JPH04243434A JPH04243434A JP3004139A JP413991A JPH04243434A JP H04243434 A JPH04243434 A JP H04243434A JP 3004139 A JP3004139 A JP 3004139A JP 413991 A JP413991 A JP 413991A JP H04243434 A JPH04243434 A JP H04243434A
- Authority
- JP
- Japan
- Prior art keywords
- firmware
- address
- circuit
- instruction
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims description 7
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアドレストレーサに関し
、特にファームウェアのアドレストレーサに関する。
、特にファームウェアのアドレストレーサに関する。
【０００２】
【従来の技術】従来、ファームウェアにより制御される
プロセッサを有する情報処理装置に設けるアドレストレ
ーサとしては、順次実行するファームウェア実行アドレ
スを記憶回路に記憶するものがある。
プロセッサを有する情報処理装置に設けるアドレストレ
ーサとしては、順次実行するファームウェア実行アドレ
スを記憶回路に記憶するものがある。
【０００３】
【発明が解決しようとする課題】上述した従来のアドレ
ストレーサでは、ファームウェアの実行アドレスを記憶
する記憶回路のハードウェア量により記憶量が限定され
、ハードウェア量が少なければファームウェアの実行の
軌跡を狭い範囲でしか知ることができず、又、ハードウ
ェア量を増加すれば周辺回路も含めて非常に大きなハー
ドウェア量となり経済的に負担が大き過ぎるという問題
点がある。
ストレーサでは、ファームウェアの実行アドレスを記憶
する記憶回路のハードウェア量により記憶量が限定され
、ハードウェア量が少なければファームウェアの実行の
軌跡を狭い範囲でしか知ることができず、又、ハードウ
ェア量を増加すれば周辺回路も含めて非常に大きなハー
ドウェア量となり経済的に負担が大き過ぎるという問題
点がある。
【０００４】本発明の目的は、少ないハードウェア量で
すべてのアドレスの使用状態を記録可能なアドレストレ
ーサを提供することにある。
すべてのアドレスの使用状態を記録可能なアドレストレ
ーサを提供することにある。
【０００５】
【課題を解決するための手段】本発明のアドレストレー
サは、ファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサにおいて、前記
ファームウェアの指示するファームウェア実行アドレス
の命令が実行されたかどうかを示すデータを記憶する記
憶回路と、トレースの指示を行う制御回路とを備え、前
記記憶回路に前記ファームウェア実行アドレスの命令を
伝達するファームウェア実行アドレスラインを接続し、
前記ファームウェアからトレース開始および停止の指示
を行うための制御指示信号を受信した前記制御回路の出
力するデータラインと書込み信号とを受信した前記記憶
回路が指定されたアドレスの命令の有無を記憶する構成
である。
サは、ファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサにおいて、前記
ファームウェアの指示するファームウェア実行アドレス
の命令が実行されたかどうかを示すデータを記憶する記
憶回路と、トレースの指示を行う制御回路とを備え、前
記記憶回路に前記ファームウェア実行アドレスの命令を
伝達するファームウェア実行アドレスラインを接続し、
前記ファームウェアからトレース開始および停止の指示
を行うための制御指示信号を受信した前記制御回路の出
力するデータラインと書込み信号とを受信した前記記憶
回路が指定されたアドレスの命令の有無を記憶する構成
である。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】１０はコントロールストレージ（以下ＣＳ
と呼ぶ）、２０はプロセッサ、３０は記憶回路、４０は
制御回路、００１はファームウェア実行アドレスライン
、００２は命令バス、００３は制御指示信号、００４は
書込み信号、００５はデータラインである。
と呼ぶ）、２０はプロセッサ、３０は記憶回路、４０は
制御回路、００１はファームウェア実行アドレスライン
、００２は命令バス、００３は制御指示信号、００４は
書込み信号、００５はデータラインである。
【０００９】通常の動作は、ファームウェア実行アドレ
スライン００１から実行アドレスを与えられたＣＳ１０
が命令バス００２に命令コードを出力し、プロセッサ２
０は命令バス００２からデータを受けとり命令を実行す
る。
スライン００１から実行アドレスを与えられたＣＳ１０
が命令バス００２に命令コードを出力し、プロセッサ２
０は命令バス００２からデータを受けとり命令を実行す
る。
【００１０】今、ファームウェアからアドレストレース
を指示する制御指示信号００３が出され、記憶回路３０
へのデータ書込み指示を受けた制御回路４０は、データ
ライン００５に論理１のデータを出力し、ファームウェ
ア実行アドレスライン００１上の実行アドレスデータが
確定時に、データ書込み信号００４によりファームウェ
ア実行アドレスライン００１上に示されるアドレスに論
理１のデータが書込まれる。
を指示する制御指示信号００３が出され、記憶回路３０
へのデータ書込み指示を受けた制御回路４０は、データ
ライン００５に論理１のデータを出力し、ファームウェ
ア実行アドレスライン００１上の実行アドレスデータが
確定時に、データ書込み信号００４によりファームウェ
ア実行アドレスライン００１上に示されるアドレスに論
理１のデータが書込まれる。
【００１１】後日、記憶回路３０から各アドレスに書込
まれたデータを読み出すことによりすべてのアドレスに
ついて実行されたか否かを知ることが可能となる。
まれたデータを読み出すことによりすべてのアドレスに
ついて実行されたか否かを知ることが可能となる。
【００１２】
【発明の効果】以上説明したように本発明は、ファーム
ウェアに制御されるプロセッサを有する情報処理装置内
に、ファームウェア内の各アドレスの命令が実行された
か否かを記憶する記憶回路と、トレースの開始および停
止の指示を行う制御回路とを備え、記憶回路にファーム
ウェア実行アドレスラインが接続し、ファームウェアか
らトレースの指示を行うための制御指示信号を受信した
制御回路が記憶回路に対しデータラインと書込み信号と
を出力し、記憶回路が指定されたアドレスの命令の有無
を記憶することにより、少ないハードウェア量で各アド
レスの命令が実行されたか否かを知ることが可能となり
未実行アドレスを容易に洗い出すことができるという効
果がある。
ウェアに制御されるプロセッサを有する情報処理装置内
に、ファームウェア内の各アドレスの命令が実行された
か否かを記憶する記憶回路と、トレースの開始および停
止の指示を行う制御回路とを備え、記憶回路にファーム
ウェア実行アドレスラインが接続し、ファームウェアか
らトレースの指示を行うための制御指示信号を受信した
制御回路が記憶回路に対しデータラインと書込み信号と
を出力し、記憶回路が指定されたアドレスの命令の有無
を記憶することにより、少ないハードウェア量で各アド
レスの命令が実行されたか否かを知ることが可能となり
未実行アドレスを容易に洗い出すことができるという効
果がある。
【図１】本発明の一実施例のブロック図である。
１０ コントロールストレージ（ＣＳ）２０
プロセッサ ３０ 記憶回路 ４０ 制御回路 ００１ ファームウェア実行アドレスライン００
２ 命令バス ００３ 制御指示信号 ００４ 書込み信号 ００５ データライン
プロセッサ ３０ 記憶回路 ４０ 制御回路 ００１ ファームウェア実行アドレスライン００
２ 命令バス ００３ 制御指示信号 ００４ 書込み信号 ００５ データライン
Claims (1)
- 【請求項１】 ファームウェアに制御されるプロセッ
サを有する情報処理装置に設けるアドレストレーサにお
いて、前記ファームウェアの指示するファームウェア実
行アドレスの命令が実行されたかどうかを示すデータを
記憶する記憶回路と、トレースの指示を行う制御回路と
を備え、前記記憶回路に前記ファームウェア実行アドレ
スの命令を伝達するファームウェア実行アドレスライン
を接続し、前記ファームウェアからトレース開始および
停止の指示を行うための制御指示信号を受信した前記制
御回路の出力するデータラインと書込み信号とを受信し
た前記記憶回路が指定されたアドレスの命令の有無を記
憶することを特徴とするアドレストレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004139A JPH04243434A (ja) | 1991-01-18 | 1991-01-18 | アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004139A JPH04243434A (ja) | 1991-01-18 | 1991-01-18 | アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243434A true JPH04243434A (ja) | 1992-08-31 |
Family
ID=11576449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004139A Pending JPH04243434A (ja) | 1991-01-18 | 1991-01-18 | アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243434A (ja) |
-
1991
- 1991-01-18 JP JP3004139A patent/JPH04243434A/ja active Pending
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