JPS62182940A - ブレ−クポイント制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ プロセッサにおけるプログラムのデバッグを支援するた
めのハードウェアとして、従来の予め停止せしめるべき
アドレス値をレジスタに設定しておいて、常にこれとア
ドレスバスに現れるアドレス値とを比較していて、それ
らが一致したときブレーク信号を発出する構成のものが
　　　′あったが、ブレークポイントの数の制約がある
ことや、ＣＰＵを停止させたい条件の設定等が木目細か
く行なえない等の問題点があった０本発明はこのような
問題点を解決するため、タグメモリを設けてこれに予め
ＣＰＵを停止させるべき条件に係る情報を書き込んでお
いて、アドレスバスに現出したアドレス値が予め定めて
おいたアドレス値であったとき、タグメモリから前記Ｃ
ＰＵを停止させるべき条件に係る情報を出力し、これと
ＣＰＵの状態等とを比較して一致したときブレーク信号
を発出する構成のブレークポイント制御装置に係る技術
を開示している。

［産業上の利用分野］ 本発明はプロセッサに付加する装置であって、プログラ
ムのデバッグを効率的に行なうために、予め指定したア
ドレス値へのアクセスがあったとき、ＣＰＵを停止せし
める機構に関するものであり、特にＣＰＵを停止せしめ
る条件としてアドレスだけではなく、更にＣＰＵの状態
やアクセスの条件等を指定することの可能なブレークポ
イントの制御装置の構成に係る。

［従来の技術］ 第３図は従来のブレークポインタ回路の構成を示すブロ
ック図であって、５０はアドレスバス、５１は比較器、
５２はストップアドレスレジスタを表している。

第３図において、プログラムのデバッグ等のため停止せ
しめたいアドレス値をストップアドレスレジスタ５２に
格納して置くと、アドレスバス５０に該アドレス値と同
一のアドレス値が出現したとき、比較器５１からブレー
ク信号が出力される。

該ブレーク信号によってＣＰＵの動作を停止せしめるか
あるいはトラップを引き起こして利用者に制御を移すよ
うにすることによりプログラムのデバッグを効率的に行
なえる。

例えば、利用者がプログラムデバッグに際してプログラ
ム走行中のある時点でのメモリ内のデータがどのように
なっているかを確認したいような場合、該当するメモリ
のアドレス値をストップアドレスレジスタ５２に格納し
ておけば、メモリの該アドレスへのアクセスのためアド
レスバス５０に該アドレス値が乗ったときブレーク信号
が出力されて、ＣＰＵの動作が停止してメモリ内容が凍
結するから、該メモリ内容をダンプ出力する等によりデ
ータの確認が行なえる。

また必要により、更にステップモードでクロックを歩進
させることにより、その後の微細な動作を調査すること
なども可能である。

［発明が解決しようとする問題点］ 上述したような従来のストップポイントレジスタを用い
たブレークポインタ回路においては、ストップポイント
レジスタ（ハードウェア）の数によって設定できるブレ
ークポイントの数が制約され、更に、ブレークの条件は
、ＣＰＵからアドレスバスに乗せられたアドレス値とス
トップポインタレジスタに格納された値との比較のみに
よって行なわれていて、その他の条件が参照されること
はないから、例えば、該当するアドレス値がループ内の
アドレスであるような場合、本当に停止させたい状態に
至るまでに何回もの不要なブレークを生ずるため、プロ
グラムのデバッグの効率が落ちたり作業の困難性を増す
等の問題点があった。

本発明はこのような従来の問題点に鑑み、ＣＰＵの停止
に係る条件としてアドレス以外のＣＰＵの状態やアクセ
スの条件をも設定することの可能なブレークポイント制
御装置を提供することを目的としている。

［問題点を解決するための手段］ 本発明によれば上記目的は範囲に記載のとおり、予め定
められたアドレス値によるアクセスのあったときＣＰＵ
を停止せしめるべき条件に係る情報を書き込む手段と、
ＣＰＵの状態あるいはアクセスの条件の内の１つを選択
して、この情報と前記タグメモリの出力とを比較しそれ
らが一致するときブレーク信号を発出する手段とを設け
たことを特徴とするブレークポイントＭ御装置により達
成される。

［作　用］ 第１図は本発明の原理的構成を示すブロック図であって
、１はメモリまたは入出力ボート、２はタグメモリ、３
はマルチプレクサ、４はブレーク信号発生回路、５はア
ドレスバス、６はデータバスを表しており、参照符Ａは
ＣＰＵよりのリードイネーブル（Ｒｅａｄ　Ｅｎａｂｌ
ｅ）、ライトイネーブル（Ｗｒｉｔｅ　Ｅ’ｎａｂｌｅ
）、キャリイフラグ（Ｃａｒｒｙ　Ｆｌｍｇ）、ゼロフ
ラグ（Ｚｅｒｏ　Ｆｌａｇ）等の信号を示している。

第１図において、プログラム走行中にアドレスバス５に
乗ったアドレス値により、タグメモリ２を読み出し、そ
のアドレスに設定しておいた条件情報が読み出されてブ
レーク信号発生口Ｆ！？！４に加えられ、これとマルチ
プレクサ３によって選択されたＣＰＵの状態情報等の内
の一つが一致したときブレーク信号が出力される。

従って、タグメモリ２への条件の書き込みと、マルチプ
レクサ３による信号選択を制御することにより、木目の
細かいＣＰＵの停止条件を設定することができる。

すなわち、本発明のブレークポイント制御装置において
はタグメモリの出力によって、現在のアドレスにどのよ
うな条件性のブレークポイントが設定しているのかがわ
かる。一方、マルチプレクサ３の出力は現在のアクセス
がどういう状況の下に行なわれているのかを示す、この
２つの情報に応じて、ブレーク信号発生回路４はブレー
ク信号を発生する。またタグ中の各ビットの意味付けは
マルチプレクサ３のセレクト端子Ｂへの入力によって変
えることができる。

［実　施　例］ 第２図は本発明の１実施例を示すブロック図であって、
７はタグ設定アドレスレジスタ、８はアドレスマルチプ
レクサ、９はタグメモリ０．１０はタグメモリ１．１１
はマルチプレクサ０（Ｍ　Ｐ　Ｘ　Ｏ）、１２はマルチ
プレクサ１（ＭＰＸｌ）、１３はアンドゲート、１４は
オアゲート、１５はアドレスバス、１６はデータバス、
１７はブレークポイント・イネーブルレジスタ、１８は
タグ選択レジスタを表している。

第２図において、ブレークポイントを設定する際にはタ
グメモリのアドレスをタグ設定アドレスレジスタ７に切
換え、指定されたアドレスへの書込みを行なう。

実際にデバッグを行なうときにはタグメモリのアドレス
入力をアドレスバスに切換える。このときのタグメモリ
０およびタグメモリ１の意味付けは、ＭＰＸＯ，ＭＰＸ
Ｉでどの制御信号を選択するかによって変わってくる。

実施例では１、タグメモリＯおよびタグメモリ１が、そ
れぞれ独立に、Ｗｒｉｔｅモードでのアクセス、Ｚｅｒ
。

フラグが立っているときのアクセス、Ｃａｒｒｙフラグ
が立っているときのアクセス、すべてのアクセスのいず
れかに対応するように設定することができる。この設定
はタグ選択レジスタ１８によって行なわれる。また、こ
の例では、ブレークポイントイネーブルレジスタ１７を
ＯＦＦすることにより、すべてのブレークポイントを無
効にできる。

この実施例によれば、２ビツトのタグメモリを用いて４
種類の制御信号のうちからその時デバッグに必要な２種
類の制御信号を選んで用いることができる。

［発明の効果］ 以上説明したように、本発明のブレークポイント制御装
置によれば、任意のアドレスに任意個数のブレークポイ
ントを設定することができる。また、ブレークするため
の条件を細かく設定できるため、デバッグが容易になる
。さらにマルチプレクサによってタグ中の各ビットの意
味を変えられるので、タグのビット数をふやさずに細か
い条件の設定が可能であるという利点がある。

【図面の簡単な説明】

第１図は本発明の原理的構成を示すブロック図、第２ｒ
Ｉ！ｉは本発明の１実施例を示すブロック図、第３図は
従来のブレークポインタ回路の構成を示すブロック図で
ある。

Claims (1)

【特許請求の範囲】
1. 予め定められたアドレス値によるアクセスのあったとき
   ＣＰＵを停止せしめるべき条件に係る情報を出力するタ
   グメモリと、該タグメモリに前記ＣＰＵを停止せしめる
   べき条件に係る情報を書き込む手段と、ＣＰＵの状態あ
   るいはアクセスの条件の内の１つを選択して、この情報
   と前記タグメモリの出力とを比較しそれらが一致すると
   きブレーク信号を発出する手段とを設けたことを特徴と
   するブレークポイント制御装置。