KR0171173B1 - 원칩 마이크로 컴퓨터 - Google Patents
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Abstract
본 발명은 원칩 마이크로 컴퓨터에 관한 것으로 특히, 외부로부터 컴퓨터 내부의 메모리를 억세스하겠다는 요청신호가 입력되는가를 판단하는 제 1 과정과, 상기 제 1 과정에서 요청신호가 입력되었다고 판단되면 외부로부터 내부 리드/라이트 동작을 중지하도록하는 제어신호를 입력받는 제 2 과정과, 외부로부터 유입되는 신호가 리딩신호인지 라이팅 신호인지를 판단하는 제 3 과정과, 상기 제 3 과정에서 판단된 신호의 성격에 따라 내부 메모리의 리드/라이트 동작을 수행하는 제 4 과정을 포함하는 것을 특징으로 하는 원칩 마이크로 컴퓨터의 내부 메모리 억세스 방법 및 그에 따른 장치를 구비하도록 함으로서, 연계되어 있는 시스템이 오동작을 행할 경우 원칩 마이크로 컴퓨터 내부의 저장 데이터의 내용을 외부의 제어에 따라 리딩/라이팅 할 수 있기 때문에 시스템의 오동작 원인을 쉽게 찾을 수 있다는 효과가 있다.
Description
제1도는 종래 원칩 마이크로 컴퓨터의 블록 구성도.
제2도는 본 발명에 따른 원칩 마이크로 컴퓨터의 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스버스 2 : 데이터버스
3 : 주변기능부 4 : 중앙제어부
5 : 롬저장부 6 : 램저장부
7∼10 : 제 1∼4 포트
본 발명은 원칩 마이크로 컴퓨터에 관한 것으로 특히, 원칩 마이크로 컴퓨터를 정착한 시스템의 동작시 데이터 메모리의 내용을 읽기/쓰기 가능하게하여 시스템 오동작 원인을 쉽게 찾을 수 있도록 한 원칩 마이크로 컴퓨터에 관한 것이다.
일반적으로, 원칩 마이크로 컴퓨터란 1개의 실리콘 칩상에 중앙처리기구나 내부 기억장치, 클럭기수, 입출력 제어기구 등의 회로등을 구비한 마이크로 컴퓨터를 칭하는 것으로, 제어장치에 많이 사용되며 병렬처리 컴퓨터 등의 다기능 컴퓨터등에 사용되고 있다.
상술한 바와 같은 원칩 마이크로 컴퓨터의 통상적인 구성을 첨부한 제1도를 참조하여 살펴보면 다음과 같다.
제1도는 종래 원칩 마이크로 컴퓨터의 구성을 설명하기 위한 간략구성으로서, 어드레스버스(1)은 주변기능부(3), 중앙제어부(4), 롬저장부(5), 램저장부(6), 제 1∼4 포트(7∼10)과 서로 유기적으로 연결되어 있으며, 또한 데이터버스(2) 역시 주변기능부(3), 중앙제어부(4), 롬저장부(5), 램저장부(6), 제 1∼4 포트(7∼10)와 서로 유기적으로 연결되어 있다.
상술한 바와같이 구성되는 종래 원칩 마이크로 컴퓨터의 동작은 롬저장부(5)에 저장된 일련의 명령어가 데이터버스(2)를 거쳐 중앙처리부(4)에서 해독 처리되어 주변기능부(3)에 명령을 하달하거나, 램저장부(6)에 데이터를 임시 저장한다.
또한, 필요시 특정 결과 데이터를 구비되어 있는 제 1∼4 포트(7∼10)로 출력시켜 외부 디바이스에 전달함으로써, 연결되어 있는 해당 외부 디바이스가 특정한 일련의 동작이 수행되도록 한다.
이때, 상술한 바와같이 동작하는 원칩 마이크로 컴퓨터와 연결된 외부 디바이스 또는 특정 시스템에서 오동작 발생시 검사자 또는 사용자가 상기 원칩 마이크로 컴퓨터의 내부에 구비되어 있는 램저장부의 내용을 임의의 삭제하거나 정정하거나 또는 억세스하여 확인 할 수 없으므로 인해, 현재 전체 시스템의 오동작의 원인을 쉽게 규명할 수 없다는 문제점이 발생되었다.
이와 같은 이유는 오동작의 원인이 대게 원천 소스에 있는 것이 아니라 원칩 마이크로 컴퓨터의 운행상에 발생되는 데이터 에러에 있기 때문에 램저장부의 내용의 확인은 에러 정정에 필수적인 과정임에도 불구하고, 종래의 원칩 마이크로 컴퓨터에서는 외부의 조작을 통해 내부 데이터를 억세스할 수 있도록 구성되어 있지 않기 때문이다.
상술한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 특정 시스템이 일련의 동작을 수행하지 못하고 비정상적인 오동작을 행할 때 원칩 컴퓨터가 시스템에 장착된 상황에서도 자신의 내부에 구비되어 있는 램저장부의 내용을 읽거나 램저장부의 특정 번지에 데이터를 쓸 수 있으면 시스템의 오동작을 원인을 쉽게 찾을 수 있다는데 착안하여 램저장부의 억세스가 가능하도록 하는 원칩 마이크로 컴퓨터를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 원칩 마이크로 컴퓨터의 내부 메모리를 리드/라이트 동작하는 방법에 있어서, 외부로부터 컴퓨터 내부의 메모리를 억세스하겠다는 요청신호가 입력되는가를 판단하는 제 1 과정과, 상기 제 1 과정에서 요청신호가 입력되었다고 판단되면 외부로부터 내부 리드/라이트 동작을 중지하도록하는 제어신호를 입력받는 제 2 과정과, 외부로부터 유입되는 신호가 리딩신호인지 라이팅 신호인지를 판단하는 제 3 과정과, 상기 제 3 과정에서 판단된 신호의 성격에 따라 내부 메모리의 리드/라이트 동작을 수행하는 제 4 과정을 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 특징은, 외부 디바이스와 연결하기 위한 제 1∼3 포트와, 원천 소스를 저장하고 있는 롬저장부와, 해당 기능 수행시 발생되는 데이터를 필요시 임시 저장하는 램저장부와, 임의의 다양한 기능을 수행하는 주변 기능부와, 롬저장부에 저장된 일련의 소스를 입력받아 해독/처리하고 주변기능부에 특정 명령을 하달하거나 램저장부에 특정 데이터를 임시 저장하는 중앙제어부를 구비하고 각각의 구성들은 공통적으로 어드레스 버스와 데이터 버스에 연결되어 있는 원칩 마이크로 컴퓨터에 있어서:
외부에서 램저장부의 리드 또는 라이트의 동작을 위한 외부요청신호의 입력여부와 리딩동작인지 라이팅 동작인지를 판단하여 해당 동작에 따른 신호만을 입력받는 외부요청 판단수단과, 상기 외부요청 판단수단에서 입력받아 출력되는 신호와 내부에서 발생되는 리드 또는 라이트의 동작신호를 입력받고 상기 외부요청신호에 대응하는 제어신호에 따라 선택적으로 출력하여 상기 램저장부에 전달하는 경로 설정수단을 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 특징은, 메모리를 구비하고 있는 원칩 마이크로 컴퓨터에 있어서, 내부에서 발생되는 리드/라이트 신호에 의한 동작수행을 위한 클럭 신호을 발생시키는 클럭 발생기와, 외부에서 발생되어 리드/라이트 신호와 리셋신호를 입력받아 논리곱 연산하여 연산치를 출력하는 제 1 앤드게이트와, 상기 리셋신호와 외부에서 입력되는 외부클럭을 입력받아 논리곱 연산하여 연산치를 출력하는 제 2 앤드게이트와, 외부에서 요청되는 테스트신호의 상태에 따라 상기 클럭 발생기에서 발생되는 클럭 신호와 상기 제 2 앤드게이트의 출력신호를 입력받아 선택적으로 출력하는 제 1 스위칭부와, 상기 제 1 스위칭부의 출력신호와 제 1 앤드게이트의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 4 앤드게이트와, 상기 제 1 앤드게이트의 출력신호를 입력받아 반전하여 출력하는 인버터와, 상기 인버터의 출력신호와 제 1 스위칭부의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 3 앤드게이트와, 상기 테스트신호의 상태에 따라 제 4 앤드게이트의 출력신호와 내부 리드 신호를 입력받아 선택적으로 출력하여 램저장부의 리드단에 인가하는 제 3 스위칭부, 및 상기 테스트신호의 상태에 따라 제 3 앤드게이트의 출력신호와 내부 라이트 신호를 입력받아 선택적으로 출력하여 램저장부의 라이트단에 인가하는 제 2 스위칭부를 포함하는 데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
제2도는 본 발명에 따른 원칩 마이크로 컴퓨터의 블록 구성도로서, 외부 디바이스와 연결하기 위한 제 1∼3 포트(7∼9)와, 어드레스 버스(1)와 데이터 버스(2)에 연결되어 있으며 특정 기능을 수행하기 위한 원천 소스를 저장하고 있는 롬저장부(5)와, 어드레스 버스(1)와 데이터 버스(2)에 연결되어 있으며 해당 기능 수행시 발생되는 데이터를 필요시 임시저장하는 램저장부(6)와, 어드레스 버스(1)와 데이터에 연결되어 있으며 임의의 다양한 기능을 수행하는 주변 기능부(3)와, 어드레스 버스(1)와 데이터 버스(2)에 연결되어 있으며 롬저장부(5)에 저장된 일련의 소스를 데이터버스(2)를 통해 입력받아 해독/처리하고 주변기능부(3)에 특정명령을 하달하거나 램저장부(6)에 특정 데이터를 임시 저장하는 중앙제어부(4)와, 클럭 신호를 발생시키는 클럭 발생기(23)와, 제 1 핀(11)을 통해 외부에서 발생되는 리드/라이트 신호를 입력받고 제 3 핀(13)을 통해 외부로부터 리셋신호를 입력받아 논리곱 연산하여 연산치를 출력하는 제 1 앤드게이트(15)와, 상기 리셋신호와 제 2 핀(12)을 통해 외부 클럭을 입력받아 논리곱 연산하여 연산치를 출력하는 제 2 앤드게이트(16)와, 제 4 핀(20)을 통해 외부에서 요청되는 테스트신호의 상태에 따라 상기 클럭 발생기(23)에서 발생되는 클럭 신호와 상기 제 2 앤드게이트(16)의 출력신호를 입력받아 선택적으로 출력하는 제 1 스위칭부(14)와, 제 1 스위칭부(14)의 출력신호와 제 1 앤드게이트(15)의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 4 앤드게이트(18)와, 상기 제 1 앤드게이트(15)의 출력신호를 입력받아 반전하여 출력하는 인버터(19)와, 상기 인버터(19)의 출력신호와 제 1 스위칭부(14)의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 3 앤드게이트(17)와, 상기 테스트신호의 상태에 따라 제 4 앤드게이트(18)의 출력신호와 내부 리드 신호를 입력받아 선택적으로 출력하여 램저장부(6)의 리드단에 인가하는 제 3 스위칭부(22)와, 상기 테스트신호의 상태에 따라 제 3 앤드게이트(17)의 출력신호와 내부 라이트 신호를 입력받아 선택적으로 출력하여 램저장부(6)의 라이트단에 인가하는 제 2 스위칭부(21)로 구성된다.
이때, 상기 내부 리드신호와 내부 라이트 신호는 중앙 제어부(4)에서 발생되는 신호이다.
상기와 같이 구성되는 본 발명에 따른 원칩 마이크로 컴퓨터의 바람직한 동작예를 상세히 살펴보면 다음과 같다.
전체적인 원칩 마이크로 컴퓨터의 동작은 롬저장부(5)에 저장된 일련의 명령이 데이터버스(2)를 거쳐 중앙처리부(4)에 의해 해독, 처리되어 주변기능부(3)에 명령을 하달하거나, 램저장부(6)에 데이터를 임시 저장한다.
또한, 필요시 특정 결과 데이터를 제 1∼3 특정포트(7∼9)로 출력시켜 외부 디바이스와 연계되어 시스템의 일련의 동작이 수행되게 된다.
이때, 시스템이 일련의 동작을 수행하지 못하고 오동작을 행할 때 램저장부(6)의 내용을 읽거나 램저장부(6)의 특정 번지 데이터를 쓸 수 있으면 시스템 오동작의 원인을 쉽게 찾을 수 있다.
그에따라, 램저장부(6)에 데이터를 쓰기 위해서는 제 3 핀(13)을 통해 인가되는 로우상태의 리셋신호를 하이상태로 전환한 후, 제 4 핀(20)을 통해 테스트신호를 하이로 제 1 핀(11)을 통해 리드/라이트 신호를 로우로 둔 상태에서 제 2 핀(12)에 외부 클럭 펄스를 인가하게 된다. 이에따라, 제 1 앤드게이트(15)에서는 로우상태의 리드/라이트 신호가 출력되고, 제 2 앤드게이트(16)에서는 외부 클럭 펄스가 출력된다.
제 1 스위칭부(14)에서는 제어신호로 사용되는 상기 테스트신호가 하이상태이므로 입력되는 신호중 제 2 앤드게이트(16)에서 출력되는 외부 클럭펄스를 출력한다. 이때, 제 1 앤드게이트(15)에서 출력되는 신호는 로우상태이므로 제 4 앤드게이트(18)의 출력신호 역시 로우상태이다. 또한, 제 3 앤드게이트(17)의 출력신호는 외부 클럭펄스와 동일하다.
제 3 앤드게이트(17)와 제 4 앤드게이트(18)의 출력신호는 각각 제 2 스위칭부(21)와 제 3 스위칭부(22)에 입력되는데, 상기 테스트신호가 하이상태이므로 제 2 스위칭부(21)와 제 3 스위칭부(22)에서 출력되는 신호는 제 3 앤드게이트(17)와 제 4 앤드게이트(18)의 출력신호와 동일하다.
그에따라, 램저장부(6)의 리드단에는 로우신호가 걸리게 되고, 라이트단에 외부 클럭 펄스가 인가된다.
이때, 제 2 포트(8)와 제 3 포트(9)에 어드레스를 인가하여 어드레스 버스(1)을 거쳐 램저장부(6)에 들어가게 하고 제 1 포트(7)을 통하여 쓸려고 하는 데이터를 데이터 버스(2)를 거쳐 램저장부(6)에 들어가게 하면, 램저장부(6)의 특정 번지에 특정 데이터를 외부 클럭 펄스에 맞추어 쓸 수 있게 된다.
반면에, 데이터를 읽기 위해서는 리셋을 인가하고, 제 4 핀(20)을 통해 테스트신호를 하이로 제 1 핀(11)을 통해 리드/라이트 신호를 하이로 둔 상태에서 제 2 핀(12)에 외부 클럭 펄스를 인가하게 되면 램저장부(6)의 리드단에 외부 클럭 펄스가 인가된다.
이때, 제 2 포트(8)와 제 3 포트(9)에 특정 어드레스를 인가하게 되면 램저장부(6)의 특정 어드레스에 대응하는 데이터가 데이터 버스(2)를 통해 제 1 포트(7)로 출력된다.
상기와 같이 동작하는 본 발명에 따른 원칩 마이크로 컴퓨터를 제공하면, 연계되어 있는 시스템이 오동작을 행할 경우 원칩 마이크로 컴퓨터 내부의 저장 데이터의 내용을 외부의 제어에 따라 리딩/라이팅 할 수 있기 때문에 시스템의 오동작 원인을 쉽게 찾을 수 있다는 효과가 있다.
Claims (3)
- 원칩 마이크로 컴퓨터의 내부 메모리를 리드/라이트 동작하는 방법에 있어서, 외부로부터 컴퓨터 내부의 메모리를 억세스하겠다는 요청신호가 입력되는가를 판단하는 제 1 과정과; 상기 제 1 과정에서 요청신호가 입력되었다고 판단되면 외부로부터 내부 리드/라이트 동작을 중지하도록하는 제어신호를 입력받는 제 2 과정과; 외부로부터 유입되는 신호가 리딩신호인지 라이팅 신호인지를 판단하는 제 3 과정과; 상기 제 3 과정에서 판단된 신호의 성격에 따라 내부 메모리의 리드/라이트 동작을 수행하는 제 4 과정을 포함하는 것을 특징으로 하는 원칩 마이크로 컴퓨터의 내부 메모리 억세스 방법.
- 외부 디바이스와 연결하기 위한 하나 이상의 포트와, 원천 소스를 저장하고 있는 롬저장부와, 해당 기능 수행시 발생되는 데이터를 필요시 임시 저장하는 램저장부와, 임의의 다양한 기능을 수행하는 주변 기능부와, 롬저장부에 저장된 일련의 소스를 입력받아 해독/처리하고 주변기능부에 특정 명령을 하달하거나 램저장부에 특정 데이터를 임시 저장하는 중앙제어부를 구비하고 각각의 구성들은 공통적으로 어드레스 버스와 데이터 버스에 연결되어 있는 원칩 마이크로 컴퓨터에 있어서; 외부에서 램저장부의 리드 또는 라이트의 동작을 위한 외부요청신호의 입력여부와 리딩동작인지 라이팅 동작인지를 판단하여 해당 동작에 따른 신호만을 입력받는 외부요청 판단수단과; 상기 외부요청 판단수단에서 입력받아 출력되는 신호와 내부에서 발생되는 리드 또는 라이트의 동작신호를 입력받고 상기 외부요청신호에 대응하는 제어신호에 따라 선택적으로 출력하여 상기 램저장부에 전달하는 경로 설정수단을 포함하는 것을 특징으로 하는 원칩 마이크로 컴퓨터.
- 메모리를 구비하고 있는 원칩 마이크로 컴퓨터에 있어서, 내부에서 발생되는 리드/라이트 신호에 의한 동작수행을 위한 클럭 신호를 발생시키는 클럭 발생기와, 외부에서 발생되어 리드/라이트 신호와 리셋신호를 입력받아 논리곱 연산하여 연산치를 출력하는 제 1 앤드게이트와, 상기 리셋신호와 외부에서 입력되는 외부클럭을 입력받아 논리곱 연산하여 연산치를 출력하는 제 2 앤드게이트와, 외부에서 요청되는 테스트신호의 상태에 따라 상기 클럭 발생기에서 발생되는 클럭 신호와 상기 제 2 앤드게이트의 출력신호를 입력받아 선택적으로 출력하는 제 1 스위칭부와, 상기 제 1 스위칭부의 출력신호와 제 1 앤드게이트의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 4 앤드게이트와, 상기 제 1 앤드게이트의 출력신호를 입력받아 반전하여 출력하는 인버터와, 상기 인버터의 출력신호와 제 1 스위칭부의 출력신호를 입력받아 논리곱 연산하여 출력하는 제 3 앤드게이트와, 상기 테스트신호의 상태에 따라 제 4 앤드게이트의 출력신호와 내부 리드 신호를 입력받아 선택적으로 출력하여 램저장부의 리드단에 인가하는 제 3 스위칭부, 및 상기 테스트신호의 상태에 따라 제 3 앤드게이트의 출력신호와 내부 라이트 신호를 입력받아 선택적으로 출력하여 램저장부의 라이트단에 인가하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 외부에서 데이터 억세스 가능한 원칩 마이크로 컴퓨터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960036715A KR0171173B1 (ko) | 1996-08-30 | 1996-08-30 | 원칩 마이크로 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960036715A KR0171173B1 (ko) | 1996-08-30 | 1996-08-30 | 원칩 마이크로 컴퓨터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980016965A KR19980016965A (ko) | 1998-06-05 |
| KR0171173B1 true KR0171173B1 (ko) | 1999-03-30 |
Family
ID=19471611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960036715A KR0171173B1 (ko) | 1996-08-30 | 1996-08-30 | 원칩 마이크로 컴퓨터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0171173B1 (ko) |
-
1996
- 1996-08-30 KR KR1019960036715A patent/KR0171173B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980016965A (ko) | 1998-06-05 |
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