JPH0635750A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0635750A JPH0635750A JP4193621A JP19362192A JPH0635750A JP H0635750 A JPH0635750 A JP H0635750A JP 4193621 A JP4193621 A JP 4193621A JP 19362192 A JP19362192 A JP 19362192A JP H0635750 A JPH0635750 A JP H0635750A
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- Japan
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- data
- memory
- data memory
- integrated circuit
- circuit device
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Abstract
(57)【要約】
【目的】 プログラムにより動作する半導体集積回路装
置において、プログラムの開発時におけるデバッグを容
易にする。 【構成】 内部データメモリ２と外部データメモリ９と
の間におけるデータ転送を制御するＤＭＡコントローラ
１を含む半導体集積回路装置であって、レジスタ５にあ
る特定のアドレスの値を保持させ、比較回路４によりＤ
ＭＡコントローラ１から出力されるアドレスデータの値
とレジスタ５に保持されているアドレスデータの値との
一致を検出し、ブレークヒット信号を出力する。シーケ
ンス制御部６は、ブレークヒット信号に応答してプログ
ラムの進行を停止させる。それにより、ＤＭＡ機能を有
する半導体集積回路装置であっても、プログラムのデバ
ッグを容易に行なうことができる。
置において、プログラムの開発時におけるデバッグを容
易にする。 【構成】 内部データメモリ２と外部データメモリ９と
の間におけるデータ転送を制御するＤＭＡコントローラ
１を含む半導体集積回路装置であって、レジスタ５にあ
る特定のアドレスの値を保持させ、比較回路４によりＤ
ＭＡコントローラ１から出力されるアドレスデータの値
とレジスタ５に保持されているアドレスデータの値との
一致を検出し、ブレークヒット信号を出力する。シーケ
ンス制御部６は、ブレークヒット信号に応答してプログ
ラムの進行を停止させる。それにより、ＤＭＡ機能を有
する半導体集積回路装置であっても、プログラムのデバ
ッグを容易に行なうことができる。
Description
【０００１】
【産業上の利用分野】この発明は、ダイレクトメモリア
クセス機能を有する半導体集積回路装置に関し、特に半
導体集積回路装置のデバッグ機能の改良に関するもので
ある。
クセス機能を有する半導体集積回路装置に関し、特に半
導体集積回路装置のデバッグ機能の改良に関するもので
ある。
【０００２】
【従来の技術】従来、あるメモリから別のメモリにデー
タを転送する場合には、ＣＰＵがあるメモリにリードイ
ネーブル信号を与え、別のメモリにライトイネーブル信
号を与え、あるメモリから読出したデータを別のメモリ
に書込むようにしている。しかし、転送されるデータの
量が多い場合には、ＣＰＵの負担が大きくなり、データ
転送のための時間が長くなる。
タを転送する場合には、ＣＰＵがあるメモリにリードイ
ネーブル信号を与え、別のメモリにライトイネーブル信
号を与え、あるメモリから読出したデータを別のメモリ
に書込むようにしている。しかし、転送されるデータの
量が多い場合には、ＣＰＵの負担が大きくなり、データ
転送のための時間が長くなる。
【０００３】そこで、あるメモリから別のメモリに直接
データを転送する特別の機能であるダイレクトメモリア
クセス機能（以下、ＤＭＡ機能）が用いられている。
データを転送する特別の機能であるダイレクトメモリア
クセス機能（以下、ＤＭＡ機能）が用いられている。
【０００４】このような、ＤＭＡ機能は、マイクロプロ
セッサ、ＤＳＰ（デジタルシグナルプロセッサ）などの
半導体集積回路装置に内蔵される。
セッサ、ＤＳＰ（デジタルシグナルプロセッサ）などの
半導体集積回路装置に内蔵される。
【０００５】図４は、従来のＤＭＡ機能を有する半導体
集積回路装置のブロック図である。この半導体集積回路
装置４００は、ダイレクトメモリアクセスコントローラ
（以下、ＤＭＡコントローラを称する）１、内部データ
メモリ２、外部メモリＩ／Ｆ３、所定のプログラムを実
行するためのＣＰＵ４を含む。また、この半導体集積回
路装置４００には外部に設けられる外部データメモリ９
に対してアクセスするためのアドレス端子ＡＤＲ、ライ
トイネーブル信号出力端子ＷＥ、リードイネーブル信号
出力端子ＲＥ、およびデータ入出力端子ＤＥを備える。
集積回路装置のブロック図である。この半導体集積回路
装置４００は、ダイレクトメモリアクセスコントローラ
（以下、ＤＭＡコントローラを称する）１、内部データ
メモリ２、外部メモリＩ／Ｆ３、所定のプログラムを実
行するためのＣＰＵ４を含む。また、この半導体集積回
路装置４００には外部に設けられる外部データメモリ９
に対してアクセスするためのアドレス端子ＡＤＲ、ライ
トイネーブル信号出力端子ＷＥ、リードイネーブル信号
出力端子ＲＥ、およびデータ入出力端子ＤＥを備える。
【０００６】ＤＭＡコントローラ１は、外部データメモ
リ９にアクセスするためのアドレス信号ＥＡ、ライトイ
ネーブル信号ＥＷ、リードイネーブル信号ＥＲを発生す
るとともに、内部データメモリ２にアクセスするための
アドレス信号ＩＡ、チップセレクト信号ＩＣＳ、ライト
イネーブル信号ＩＷを発生する。
リ９にアクセスするためのアドレス信号ＥＡ、ライトイ
ネーブル信号ＥＷ、リードイネーブル信号ＥＲを発生す
るとともに、内部データメモリ２にアクセスするための
アドレス信号ＩＡ、チップセレクト信号ＩＣＳ、ライト
イネーブル信号ＩＷを発生する。
【０００７】内部データメモリ２は、ＤＭＡコントロー
ラ１からのライトイネーブル信号ＩＷを受ける端子Ｗ
Ｅ、チップセレクト信号を受ける端子ＣＳ、アドレス信
号ＩＡを受ける端子Ａ、データを入出力するためのデー
タ入出力端子Ｄを有する。
ラ１からのライトイネーブル信号ＩＷを受ける端子Ｗ
Ｅ、チップセレクト信号を受ける端子ＣＳ、アドレス信
号ＩＡを受ける端子Ａ、データを入出力するためのデー
タ入出力端子Ｄを有する。
【０００８】外部メモリＩ／Ｆ３は、ＤＭＡコントロー
ラ１からのアドレス信号ＥＡ、ライトイネーブル信号Ｅ
Ｗ、リードイネーブル信号ＥＲを外部データメモリ９に
対応させた信号に変換する。また、外部メモリＩ／Ｆ３
は、内部データメモリ２からのデータを外部データメモ
リ９に対応したフォーマットに変換し、外部データメモ
リ９から読出されたデータを内部データメモリ２のフォ
ーマットに変換する。
ラ１からのアドレス信号ＥＡ、ライトイネーブル信号Ｅ
Ｗ、リードイネーブル信号ＥＲを外部データメモリ９に
対応させた信号に変換する。また、外部メモリＩ／Ｆ３
は、内部データメモリ２からのデータを外部データメモ
リ９に対応したフォーマットに変換し、外部データメモ
リ９から読出されたデータを内部データメモリ２のフォ
ーマットに変換する。
【０００９】ＣＰＵ８は、所定のプログラムを有し、内
部データメモリ２及び外部データメモリ９に記憶された
データを処理する。
部データメモリ２及び外部データメモリ９に記憶された
データを処理する。
【００１０】ＤＭＡコントローラ１と外部メモリＩ／Ｆ
３とは、アドレス信号ＥＡを伝達するためのアドレスバ
ス１２により接続されている。ＤＭＡコントローラ１と
内部データメモリ２とは、内部データメモリにアクセス
するためのアドレス信号ＩＡを伝達するためのアドレス
バス１１により接続されている。内部データメモリ２と
外部メモリＩ／Ｆ３とは、データを伝搬するためのデー
タバス１０により接続されている。
３とは、アドレス信号ＥＡを伝達するためのアドレスバ
ス１２により接続されている。ＤＭＡコントローラ１と
内部データメモリ２とは、内部データメモリにアクセス
するためのアドレス信号ＩＡを伝達するためのアドレス
バス１１により接続されている。内部データメモリ２と
外部メモリＩ／Ｆ３とは、データを伝搬するためのデー
タバス１０により接続されている。
【００１１】次に、図４に示した半導体集積回路装置４
００の動作を説明する。まず、ＤＭＡコントローラ１を
使用して、データを内部データメモリ２から外部データ
メモリ９に転送する場合について説明する。
００の動作を説明する。まず、ＤＭＡコントローラ１を
使用して、データを内部データメモリ２から外部データ
メモリ９に転送する場合について説明する。
【００１２】ＤＭＡコントローラ１から内部データメモ
リ２に対してアドレス信号ＩＡおよびチップセレクト信
号ＩＣＳを出力する。応答して、内部データメモリ２
は、選択されたチップの指定されたアドレスに保持して
いるデータを読出し、このデータをデータ入出力端子Ｄ
に出力する。読出されたデータは外部メモリＩ／Ｆ３を
経由して外部データ入出力端子ＤＥに出力される。同時
に、ＤＭＡコントローラ１は、外部メモリＩ／Ｆ３に対
して、外部データメモリ５に対するアドレス信号ＩＡお
よびライトイネーブル信号ＥＷを出力する。ライトイネ
ーブル信号ＥＷにより外部データメモリ９は書込状態に
され、外部データ入出力端子ＤＥを通して入力されるデ
ータを書込む。
リ２に対してアドレス信号ＩＡおよびチップセレクト信
号ＩＣＳを出力する。応答して、内部データメモリ２
は、選択されたチップの指定されたアドレスに保持して
いるデータを読出し、このデータをデータ入出力端子Ｄ
に出力する。読出されたデータは外部メモリＩ／Ｆ３を
経由して外部データ入出力端子ＤＥに出力される。同時
に、ＤＭＡコントローラ１は、外部メモリＩ／Ｆ３に対
して、外部データメモリ５に対するアドレス信号ＩＡお
よびライトイネーブル信号ＥＷを出力する。ライトイネ
ーブル信号ＥＷにより外部データメモリ９は書込状態に
され、外部データ入出力端子ＤＥを通して入力されるデ
ータを書込む。
【００１３】ＤＭＡコントローラ１は、上記の書込動作
を指定されたメモリの先頭アドレスから指定されたワー
ド数の回数繰返す。このようにして内部データメモリ２
から読出された一塊のデータが外部データメモリ９に転
送される。
を指定されたメモリの先頭アドレスから指定されたワー
ド数の回数繰返す。このようにして内部データメモリ２
から読出された一塊のデータが外部データメモリ９に転
送される。
【００１４】次に外部データメモリ９から内部データメ
モリ２にデータを転送する場合を説明する。まず、ＤＭ
Ａコントローラ１は、アドレス信号ＡＤＲおよびリード
イネーブル信号ＲＥを、外部メモリＩ／Ｆ３を介して外
部データメモリ９に出力する。外部データメモリ９は、
リードイネーブル信号ＲＥにより読出状態にされ、アド
レス信号ＡＤＲに対応するデータを読出す。読出された
データはデータ入出力端子ＤＥから半導体集積回路装置
４００に入力される。ＤＭＡコントローラ１は、外部デ
ータメモリ９からデータを読出すと同時に、内部データ
メモリ２に対してアドレス信号ＩＡ、ライトイネーブル
信号ＩＷ、チップセレクト信号ＩＣＳを出力する。内部
データメモリ２は、ライトイネーブル信号ＩＷにより書
込状態にされ、アドレス信号ＩＡおよびチップセレクト
信号ＩＣＳにより指定された領域に外部データメモリ５
から読出されたデータが書込まれる。ＤＭＡコントロー
ラ１は、上記動作を指定されたメモリの先頭アドレスか
ら指定されたワード数の回数ずつ繰返す。
モリ２にデータを転送する場合を説明する。まず、ＤＭ
Ａコントローラ１は、アドレス信号ＡＤＲおよびリード
イネーブル信号ＲＥを、外部メモリＩ／Ｆ３を介して外
部データメモリ９に出力する。外部データメモリ９は、
リードイネーブル信号ＲＥにより読出状態にされ、アド
レス信号ＡＤＲに対応するデータを読出す。読出された
データはデータ入出力端子ＤＥから半導体集積回路装置
４００に入力される。ＤＭＡコントローラ１は、外部デ
ータメモリ９からデータを読出すと同時に、内部データ
メモリ２に対してアドレス信号ＩＡ、ライトイネーブル
信号ＩＷ、チップセレクト信号ＩＣＳを出力する。内部
データメモリ２は、ライトイネーブル信号ＩＷにより書
込状態にされ、アドレス信号ＩＡおよびチップセレクト
信号ＩＣＳにより指定された領域に外部データメモリ５
から読出されたデータが書込まれる。ＤＭＡコントロー
ラ１は、上記動作を指定されたメモリの先頭アドレスか
ら指定されたワード数の回数ずつ繰返す。
【００１５】ところで、マイクロプロセッサ、ＤＳＰな
どの集積回路装置においては、プログラム開発のデバッ
グ段階において、プログラム実行途中のプロセッサ内部
のレジスタの値を知ることによって、プログラム修正が
容易になる。そのためにプロセッサが指定したある状態
になったとき、プログラムの実行を停止し、内部レジス
タの値を出力する機能が有用である。このような機能
は、一般にブレーク機能といわれる。このブレーク機能
を持ち合わせたプロセッサにおいては、たとえばプログ
ラムカウンタの値が指定した値になったとき、またはデ
ータメモリのアドレス値が指定した状態になったときに
プログラム実行を停止するようにしている。このような
プログラムの実行の停止する機能をブレーク機能と呼ん
でいる。
どの集積回路装置においては、プログラム開発のデバッ
グ段階において、プログラム実行途中のプロセッサ内部
のレジスタの値を知ることによって、プログラム修正が
容易になる。そのためにプロセッサが指定したある状態
になったとき、プログラムの実行を停止し、内部レジス
タの値を出力する機能が有用である。このような機能
は、一般にブレーク機能といわれる。このブレーク機能
を持ち合わせたプロセッサにおいては、たとえばプログ
ラムカウンタの値が指定した値になったとき、またはデ
ータメモリのアドレス値が指定した状態になったときに
プログラム実行を停止するようにしている。このような
プログラムの実行の停止する機能をブレーク機能と呼ん
でいる。
【００１６】
【発明が解決しようとする課題】しかしながら、ＤＭＡ
機能を有する半導体集積回路装置においては、ＤＭＡコ
ントローラがプロセッサとは独立にデータメモリへのア
クセスをすることが可能となっている。そのためＤＭＡ
コントローラにより、データメモリへアクセスした場合
には、プロセッサをブレークすることが不可能となって
いる。
機能を有する半導体集積回路装置においては、ＤＭＡコ
ントローラがプロセッサとは独立にデータメモリへのア
クセスをすることが可能となっている。そのためＤＭＡ
コントローラにより、データメモリへアクセスした場合
には、プロセッサをブレークすることが不可能となって
いる。
【００１７】この結果、ＤＭＡコントローラが瞬時にデ
ータメモリにアクセスし、エラーが存在していると思わ
れる特定のアドレスあるいは特定のデータを通過してし
まい、プログラムの修正をすることが困難となってい
る。
ータメモリにアクセスし、エラーが存在していると思わ
れる特定のアドレスあるいは特定のデータを通過してし
まい、プログラムの修正をすることが困難となってい
る。
【００１８】この発明は、上記のような問題を解消する
ためになされたものであり、特定のアドレスあるいは特
定のデータが出力されたときに、プログラムの進行を停
止させることを可能とする半導体集積回路装置を提供す
ることを目的とする。
ためになされたものであり、特定のアドレスあるいは特
定のデータが出力されたときに、プログラムの進行を停
止させることを可能とする半導体集積回路装置を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】請求項１の発明に係る半
導体集積回路装置は、内部データメモリ、前記内部デー
タメモリと外部的に設けられる外部データメモリとの間
におけるデータの転送を制御するためのメモリアクセス
手段、および前記内部データメモリに記憶しているデー
タを所定のプログラムに基づいて処理する機能を含み、
さらに、レジスタ手段、一致検出手段、およびプログラ
ムの実行を停止させる手段を含む。レジスタ手段は、前
記内部データメモリおよび外部データメモリの少なくと
も一方のメモリの特定のアドレスデータを予め記憶す
る。一致検出手段は、メモリアクセス手段から出力され
るアドレスデータと前記レジスタ手段に記憶されている
アドレスデータとの一致を検出する。プログラムの実行
を停止させる手段は、一致検出手段の一致検出信号に応
答して半導体集積回路装置をブレークする。
導体集積回路装置は、内部データメモリ、前記内部デー
タメモリと外部的に設けられる外部データメモリとの間
におけるデータの転送を制御するためのメモリアクセス
手段、および前記内部データメモリに記憶しているデー
タを所定のプログラムに基づいて処理する機能を含み、
さらに、レジスタ手段、一致検出手段、およびプログラ
ムの実行を停止させる手段を含む。レジスタ手段は、前
記内部データメモリおよび外部データメモリの少なくと
も一方のメモリの特定のアドレスデータを予め記憶す
る。一致検出手段は、メモリアクセス手段から出力され
るアドレスデータと前記レジスタ手段に記憶されている
アドレスデータとの一致を検出する。プログラムの実行
を停止させる手段は、一致検出手段の一致検出信号に応
答して半導体集積回路装置をブレークする。
【００２０】請求項２の発明に係る半導体集積回路装置
は、請求項１の半導体集積回路装置と同様な内部データ
メモリ、メモリアクセス手段、プログラム処理機能、プ
ログラムの実行を停止させる手段を含み、さらにデータ
バス上のある特定のデータを予め記憶するためのレジス
タ手段と、メモリアクセス手段が内部データメモリまた
は外部データメモリにアクセスしたときのデータの値と
レジスタ手段に記憶されている特定のデータの値との一
致を検出する手段を含む。
は、請求項１の半導体集積回路装置と同様な内部データ
メモリ、メモリアクセス手段、プログラム処理機能、プ
ログラムの実行を停止させる手段を含み、さらにデータ
バス上のある特定のデータを予め記憶するためのレジス
タ手段と、メモリアクセス手段が内部データメモリまた
は外部データメモリにアクセスしたときのデータの値と
レジスタ手段に記憶されている特定のデータの値との一
致を検出する手段を含む。
【００２１】
【作用】請求項１の発明では、レジスタ手段の内部デー
タメモリおよび外部データメモリの少なくとも一方のメ
モリの特定のアドレスデータを予め記憶しておき、一致
検出手段が予め記憶しておいたアドレスデータとメモリ
アクセス手段から出力されるアドレスデータとの一致を
検出し、この一致検出信号によりプログラムの進行を停
止させている。したがってメモリアクセス手段が内部デ
ータメモリまたは外部データメモリの特定のアドレスに
アクセスしたときにプログラムの進行を停止させること
ができる。この結果、ＤＭＡ機能を有する半導体集積回
路装置であっても、デバッグを行なうことが容易とな
る。
タメモリおよび外部データメモリの少なくとも一方のメ
モリの特定のアドレスデータを予め記憶しておき、一致
検出手段が予め記憶しておいたアドレスデータとメモリ
アクセス手段から出力されるアドレスデータとの一致を
検出し、この一致検出信号によりプログラムの進行を停
止させている。したがってメモリアクセス手段が内部デ
ータメモリまたは外部データメモリの特定のアドレスに
アクセスしたときにプログラムの進行を停止させること
ができる。この結果、ＤＭＡ機能を有する半導体集積回
路装置であっても、デバッグを行なうことが容易とな
る。
【００２２】また、請求項２の発明では、レジスタ手段
に特定のデータを記憶しておき、この特定のデータと内
部または外部データメモリから読出されたデータとの一
致を検出し、一致した場合にはプログラムの実行を停止
させる。こうすることにより、伝送されるデータの値が
特定の値になったときブレークをかけることができ、Ｄ
ＭＡ機能を有する半導体集積回路装置であってもデバッ
グを行なうことが容易となる。
に特定のデータを記憶しておき、この特定のデータと内
部または外部データメモリから読出されたデータとの一
致を検出し、一致した場合にはプログラムの実行を停止
させる。こうすることにより、伝送されるデータの値が
特定の値になったときブレークをかけることができ、Ｄ
ＭＡ機能を有する半導体集積回路装置であってもデバッ
グを行なうことが容易となる。
【００２３】
【実施例】図１はこの発明の一実施例を示すブロック図
である。
である。
【００２４】図１に示す半導体集積回路装置は、ＤＭＡ
コントローラ１、内部データメモリ２、外部メモリＩ／
Ｆ３、比較回路４、レジスタ５、シーケンス制御部６、
ＣＰＵ８、外部データメモリ９を含む。ＤＭＡコントロ
ーラ１、内部データメモリ２、外部メモリＩ／Ｆ３、Ｃ
ＰＵ８、および外部データメモリ９は、図４に示した各
回路と同様な構成であり、同様の動作を行なう。
コントローラ１、内部データメモリ２、外部メモリＩ／
Ｆ３、比較回路４、レジスタ５、シーケンス制御部６、
ＣＰＵ８、外部データメモリ９を含む。ＤＭＡコントロ
ーラ１、内部データメモリ２、外部メモリＩ／Ｆ３、Ｃ
ＰＵ８、および外部データメモリ９は、図４に示した各
回路と同様な構成であり、同様の動作を行なう。
【００２５】レジスタ５は、予め特定のアドレスを保持
している。比較回路４は、２つの入力端子と１つの出力
端子を有し、一方の入力端子はレジスタ５の出力に接続
され、他方の入力端子はアドレスバス１２に接続され、
出力端子はシーケンス制御部６に接続される。この比較
回路４は、レジスタ５に保持されたアドレスの値とＤＭ
Ａコントローラ１から出力されるアドレスデータとの値
を比較し、一致している場合はブレークヒット信号を出
力する。
している。比較回路４は、２つの入力端子と１つの出力
端子を有し、一方の入力端子はレジスタ５の出力に接続
され、他方の入力端子はアドレスバス１２に接続され、
出力端子はシーケンス制御部６に接続される。この比較
回路４は、レジスタ５に保持されたアドレスの値とＤＭ
Ａコントローラ１から出力されるアドレスデータとの値
を比較し、一致している場合はブレークヒット信号を出
力する。
【００２６】シーケンス制御部６は、比較回路４からブ
レークヒット信号が与えられた場合には、ＤＭＡコント
ローラ１のアクセス動作およびＣＰＵ８の動作を停止さ
せる。なお、図１ではシーケンス制御部６とＣＰＵ８と
は、別個独立としているが、シーケンス制御部９を有す
るＣＰＵ８を用いることも可能である。
レークヒット信号が与えられた場合には、ＤＭＡコント
ローラ１のアクセス動作およびＣＰＵ８の動作を停止さ
せる。なお、図１ではシーケンス制御部６とＣＰＵ８と
は、別個独立としているが、シーケンス制御部９を有す
るＣＰＵ８を用いることも可能である。
【００２７】次に図１に示した半導体集積回路装置の動
作を説明する。ＤＭＡコントローラ１によるデータ転送
動作に関しては、従来例（図４）と同様であるので、こ
こではこの説明を省略する。以下ではこの発明によるブ
レーク機能について特に説明する。
作を説明する。ＤＭＡコントローラ１によるデータ転送
動作に関しては、従来例（図４）と同様であるので、こ
こではこの説明を省略する。以下ではこの発明によるブ
レーク機能について特に説明する。
【００２８】まず、準備段階としてレジスタ５にブレー
クのためのデータメモリアドレス値を設定する。
クのためのデータメモリアドレス値を設定する。
【００２９】次に、半導体集積回路装置１００を起動さ
せ、プログラムを実行し、ＤＭＡ機能を起動させる。Ｄ
ＭＡ機能の起動により、ＤＭＡコントローラ１は、内部
データメモリ２に対してアドレス信号ＩＡを出力し、外
部データメモリ３に対してアドレス信号ＥＡを出力す
る。このようにして外部データメモリ９と内部データメ
モリ２との間のデータ転送を実施する。このときＤＭＡ
コントローラ１の出力するアドレス値とレジスタ５に設
定されたアドレス値とを比較回路４で比較し、一致した
場合には、シーケンス制御部６に対してブレークヒット
信号を出力する。シーケンス制御部６は、ブレークヒッ
ト信号に応答してＤＭＡコントローラ１のアクセス動作
およびＣＰＵ８のプログラム実行動作を停止させる。そ
れにより、半導体集積回路装置全体の動作が停止され
る。
せ、プログラムを実行し、ＤＭＡ機能を起動させる。Ｄ
ＭＡ機能の起動により、ＤＭＡコントローラ１は、内部
データメモリ２に対してアドレス信号ＩＡを出力し、外
部データメモリ３に対してアドレス信号ＥＡを出力す
る。このようにして外部データメモリ９と内部データメ
モリ２との間のデータ転送を実施する。このときＤＭＡ
コントローラ１の出力するアドレス値とレジスタ５に設
定されたアドレス値とを比較回路４で比較し、一致した
場合には、シーケンス制御部６に対してブレークヒット
信号を出力する。シーケンス制御部６は、ブレークヒッ
ト信号に応答してＤＭＡコントローラ１のアクセス動作
およびＣＰＵ８のプログラム実行動作を停止させる。そ
れにより、半導体集積回路装置全体の動作が停止され
る。
【００３０】このようにして、ＤＭＡコントローラ１が
内部および外部データメモリの特定のアドレスにアクセ
スしたときに、半導体集積回路装置（プロセッサ）全体
の動作を停止させることができるので、ＤＭＡ機能を有
する半導体集積回路装置であってもデバッグを容易に行
なうことができる。
内部および外部データメモリの特定のアドレスにアクセ
スしたときに、半導体集積回路装置（プロセッサ）全体
の動作を停止させることができるので、ＤＭＡ機能を有
する半導体集積回路装置であってもデバッグを容易に行
なうことができる。
【００３１】図２は、この発明の第２の実施例を示すブ
ロック図である。図２に示す半導体集積回路装置が図１
に示す半導体集積回路装置と異なるところは、比較回路
４の他方の入力端子がアドレスバス１１に接続されてい
ることである。比較回路４は、レジスタ５に保持されて
いる特定のアドレスとＤＭＡコントローラ１から内部デ
ータメモリ２に出力されるアドレスデータとを比較し、
アドレスの値が一致している場合にはブレークヒット信
号を出力する。
ロック図である。図２に示す半導体集積回路装置が図１
に示す半導体集積回路装置と異なるところは、比較回路
４の他方の入力端子がアドレスバス１１に接続されてい
ることである。比較回路４は、レジスタ５に保持されて
いる特定のアドレスとＤＭＡコントローラ１から内部デ
ータメモリ２に出力されるアドレスデータとを比較し、
アドレスの値が一致している場合にはブレークヒット信
号を出力する。
【００３２】図２に示す半導体集積回路装置の動作を説
明する。ＤＭＡコントローラ１によるデータ転送動作お
よびレジスタ５にブレークのためのデータメモリアドレ
ス値を設定する動作およびＤＭＡ機能を起動させる動作
については同様であるので、ここではそれらの説明につ
いては省略する。以下では第２の実施例によるブレーク
機能について特に説明する。ＤＭＡコントローラ１から
データバス１１に入出力されるアドレス値とレジスタ５
に設定された値とを比較回路４で比較し、一致した場合
には、シーケンス制御部６に対してブレークヒット信号
を出力する。シーケンス制御部６は、ブレークヒット信
号に応答してＤＭＡコントローラ１のアクセス動作およ
びＣＰＵ８のプログラム実行動作を停止させる。それに
より、半導体集積回路装置全体の動作が停止される。
明する。ＤＭＡコントローラ１によるデータ転送動作お
よびレジスタ５にブレークのためのデータメモリアドレ
ス値を設定する動作およびＤＭＡ機能を起動させる動作
については同様であるので、ここではそれらの説明につ
いては省略する。以下では第２の実施例によるブレーク
機能について特に説明する。ＤＭＡコントローラ１から
データバス１１に入出力されるアドレス値とレジスタ５
に設定された値とを比較回路４で比較し、一致した場合
には、シーケンス制御部６に対してブレークヒット信号
を出力する。シーケンス制御部６は、ブレークヒット信
号に応答してＤＭＡコントローラ１のアクセス動作およ
びＣＰＵ８のプログラム実行動作を停止させる。それに
より、半導体集積回路装置全体の動作が停止される。
【００３３】このようにして、ＤＭＡコントローラ１が
内部データメモリ２の特定のアドレスにアクセスしたと
きに、半導体集積回路装置全体の動作を停止させること
ができるので、ＤＭＡ機能を有する半導体集積回路装置
であってもデバッグを容易に行なうことができる。
内部データメモリ２の特定のアドレスにアクセスしたと
きに、半導体集積回路装置全体の動作を停止させること
ができるので、ＤＭＡ機能を有する半導体集積回路装置
であってもデバッグを容易に行なうことができる。
【００３４】図３は、この発明の第３の実施例を示すブ
ロック図である。図３に示す半導体集積回路装置が図１
および図２に示した半導体集積回路装置と異なるところ
は、レジスタ５にブレークのための特定のデータの値が
保持され、比較回路４の他方の入力端子がデータバス１
０に接続されていることである。比較回路４は、レジス
タ５に保持されている特定の値とデータバス１０上のデ
ータとが一致した場合にはブレークヒット信号を出力す
る。
ロック図である。図３に示す半導体集積回路装置が図１
および図２に示した半導体集積回路装置と異なるところ
は、レジスタ５にブレークのための特定のデータの値が
保持され、比較回路４の他方の入力端子がデータバス１
０に接続されていることである。比較回路４は、レジス
タ５に保持されている特定の値とデータバス１０上のデ
ータとが一致した場合にはブレークヒット信号を出力す
る。
【００３５】動作において、比較回路４により、レジス
タ５に保持されている特定のデータの値とデータバス１
０に伝送されるデータの値との一致が検出され、一致が
検出された場合にはシーケンス制御部６にブレークヒッ
ト信号が入力される。シーケンス制御部６はブレークヒ
ット信号に応答してＤＭＡコントローラ１のアクセス動
作を停止させる。それにより半導体集積回路装置３００
全体の動作が停止される。このようにしてプロセッサ
（半導体集積回路装置）のプログラムの進行を停止させ
ることができるので、ＤＭＡ機能を有する半導体集積回
路装置であってもデバッグを行なうことが容易となる。
タ５に保持されている特定のデータの値とデータバス１
０に伝送されるデータの値との一致が検出され、一致が
検出された場合にはシーケンス制御部６にブレークヒッ
ト信号が入力される。シーケンス制御部６はブレークヒ
ット信号に応答してＤＭＡコントローラ１のアクセス動
作を停止させる。それにより半導体集積回路装置３００
全体の動作が停止される。このようにしてプロセッサ
（半導体集積回路装置）のプログラムの進行を停止させ
ることができるので、ＤＭＡ機能を有する半導体集積回
路装置であってもデバッグを行なうことが容易となる。
【００３６】
【発明の効果】以上のように、請求項１の発明によれ
ば、メモリアクセス手段から出力されるアドレスに特定
のアドレスとの一致に基づいてプログラムの進行を停止
させているので、プログラムのデバッグが容易となると
いう効果が得られる。
ば、メモリアクセス手段から出力されるアドレスに特定
のアドレスとの一致に基づいてプログラムの進行を停止
させているので、プログラムのデバッグが容易となると
いう効果が得られる。
【００３７】また請求項２の発明によれば、データバス
上のデータとレジスタに保持された特定のデータの値と
の一致に基づいてプログラムの進行を停止させることが
できるので、プログラムのデバッグが容易となるという
効果が得られる。
上のデータとレジスタに保持された特定のデータの値と
の一致に基づいてプログラムの進行を停止させることが
できるので、プログラムのデバッグが容易となるという
効果が得られる。
【図１】この発明の集積回路装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】この発明に係る半導体集積回路装置の第２の実
施例を示すブロック図である。
施例を示すブロック図である。
【図３】この発明に係る半導体集積回路装置の第３の実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】従来のＤＭＡ機能を有する半導体集積回路装置
のブロック図である。
のブロック図である。
１ ＤＭＡコントローラ ２ 内部データメモリ ３ 外部メモリＩ／Ｆ ４ 比較回路 ５ レジスタ ６ シーケンス制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
Claims (2)
- 【請求項１】 内部データメモリ、前記内部データメモ
リと外部的に設けられる外部データメモリとの間におけ
るデータの転送を制御するためのメモリアクセス手段、
および前記内部データメモリに記憶されているデータを
所定のプログラムに基づいて処理する機能を有する半導
体集積回路装置であって、 前記内部データメモリおよび外部データメモリの少なく
とも一方のメモリの特定のアドレスデータを予め記憶す
るためのレジスタ手段、 前記メモリアクセス手段から出力されるアドレスデータ
と前記レジスタ手段に記憶されているアドレスデータと
の一致を検出する一致検出手段、および前記一致検出手
段の一致検出信号に応答してプログラムの実行を停止さ
せる手段を含むことを特徴とする半導体集積回路装置。 - 【請求項２】 内部データメモリ、前記内部データメモ
リと外部的に設けられる外部データメモリとの間におけ
るデータの転送を制御するためのメモリアクセス手段、
および前記内部データメモリに記憶されているデータを
所定のプログラムに基づいて処理する機能を含む半導体
集積回路装置であって、 データバス上のある特定のデータを予め記憶するための
レジスタ手段、 前記メモリアクセス手段が前記内部データメモリまたは
外部データメモリにアクセスしたときのデータの値と前
記レジスタ手段に記憶されている特定のデータの値との
一致を検出する手段、および前記一致検出手段の一致検
出信号に応答してプログラムの実行を含むことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193621A JPH0635750A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193621A JPH0635750A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635750A true JPH0635750A (ja) | 1994-02-10 |
Family
ID=16310988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193621A Withdrawn JPH0635750A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635750A (ja) |
-
1992
- 1992-07-21 JP JP4193621A patent/JPH0635750A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |