JPH01224849A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01224849A JPH01224849A JP63051044A JP5104488A JPH01224849A JP H01224849 A JPH01224849 A JP H01224849A JP 63051044 A JP63051044 A JP 63051044A JP 5104488 A JP5104488 A JP 5104488A JP H01224849 A JPH01224849 A JP H01224849A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- test mode
- peripheral
- peripheral circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims abstract description 38
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000008054 signal transmission Effects 0.000 claims 1
- GEQBRULPNIVQPP-UHFFFAOYSA-N 2-[3,5-bis(1-phenylbenzimidazol-2-yl)phenyl]-1-phenylbenzimidazole Chemical compound C1=CC=CC=C1N1C2=CC=CC=C2N=C1C1=CC(C=2N(C3=CC=CC=C3N=2)C=2C=CC=CC=2)=CC(C=2N(C3=CC=CC=C3N=2)C=2C=CC=CC=2)=C1 GEQBRULPNIVQPP-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に内部の周辺
回路と内部データ処理回路とをテストできるシングルチ
ップ構成のマイクロコンピュータに関する。
回路と内部データ処理回路とをテストできるシングルチ
ップ構成のマイクロコンピュータに関する。
従来この種のマイクロコンピュータ（以下マイコンと略
す）は通常動作モードとテストモードを持っていた。
す）は通常動作モードとテストモードを持っていた。
第３図は従来のマイクロコンピュータの一例のブロック
図である。
図である。
マイコンは、内部データ処理回路（以下ＣＰＵと略す）
１００と入出力インタフェース部（以下Ｉ１０と略す）
２００と周辺回路部３００とそれらの間を接続するバス
・インタフェース部４０２とを有している。
１００と入出力インタフェース部（以下Ｉ１０と略す）
２００と周辺回路部３００とそれらの間を接続するバス
・インタフェース部４０２とを有している。
ＣＰＵ １は、命令の処理に必要な制御信号を発生す
るマイクロプログラムを内蔵しているＲＯＭ（ＭＩＣＲ
Ｒ，ＯＭと略す）４と、内部バス（以下ＩＢと略す）９
を有している。
るマイクロプログラムを内蔵しているＲＯＭ（ＭＩＣＲ
Ｒ，ＯＭと略す）４と、内部バス（以下ＩＢと略す）９
を有している。
バス・インタフェース部４０２は、周辺バス・インタフ
ェース（以下ＰＲＢ Ｉと略す）１１と周辺データ・バ
ス（以下ＲＤＢと略す）１３と周辺アドレス・バス（以
下ＰＲＡＢと略す）１２とを有している。
ェース（以下ＰＲＢ Ｉと略す）１１と周辺データ・バ
ス（以下ＲＤＢと略す）１３と周辺アドレス・バス（以
下ＰＲＡＢと略す）１２とを有している。
次に、回路の動作を説明する。
先づ、通常動作モードにおいては、現在のプログラム・
カウンタ（以下ＰＣと略す）１のアドレスに基づいて、
内部プログラム・メモリ（以下ＲＯＭと略す）２よりそ
の当該アドレスの内部が読み出され、インストラクショ
ン・レジスタ（以下ＩＲと略す）３に取り込まれ、ＭＩ
（ＲＯＲＯＭ・ ４がそのＩＲ３の値に従った制御信号
を発生する。
カウンタ（以下ＰＣと略す）１のアドレスに基づいて、
内部プログラム・メモリ（以下ＲＯＭと略す）２よりそ
の当該アドレスの内部が読み出され、インストラクショ
ン・レジスタ（以下ＩＲと略す）３に取り込まれ、ＭＩ
（ＲＯＲＯＭ・ ４がそのＩＲ３の値に従った制御信号
を発生する。
例えばその命令がゼネラルレジスタ（以下ＧＥＮＲと略
す）５の中にあるアキュムレータとデータメモリ（以下
ＲＡＭと略す）６の中のデータを加算する命令であるば
、アキュムレータの値をＣＰＵ １００のＩＢ ９
を経由してテンポラリ、レジスタ（以下ＴＥＭＰＲと略
す）７に取り込み、論理演算回路（以下ＡＬＵと略す）
８においてＴＥＭＰＲ７とＲＡＭ ６のデータの加算
処理を行ない、その結果をＩＢ ９を経由してＧＥＮ
Ｒ５の中のアキュムレータに取り込めばよい。
す）５の中にあるアキュムレータとデータメモリ（以下
ＲＡＭと略す）６の中のデータを加算する命令であるば
、アキュムレータの値をＣＰＵ １００のＩＢ ９
を経由してテンポラリ、レジスタ（以下ＴＥＭＰＲと略
す）７に取り込み、論理演算回路（以下ＡＬＵと略す）
８においてＴＥＭＰＲ７とＲＡＭ ６のデータの加算
処理を行ない、その結果をＩＢ ９を経由してＧＥＮ
Ｒ５の中のアキュムレータに取り込めばよい。
そののち、ＰＣ１がインクリメントし、次にアドレスを
出力すれば次の命令がＲＯＭ ２より出力される。
出力すれば次の命令がＲＯＭ ２より出力される。
その命令がアキュムレータのデータを周辺回路３００内
のシリアル・インタフェース（以下ＳＩ○と略す）１０
に設定するという命令であれば、ＭＩＣＲＯＲＯＭ
４においてその命令に相当するマイクロ・プログラムが
実行され、アキュムレータが内蔵されているＧＥＮＲ５
よりそのデータ及びＩＲ３よりＳＩＯ１０に対応するア
ドレスがＩＢ ９に出力される。
のシリアル・インタフェース（以下ＳＩ○と略す）１０
に設定するという命令であれば、ＭＩＣＲＯＲＯＭ
４においてその命令に相当するマイクロ・プログラムが
実行され、アキュムレータが内蔵されているＧＥＮＲ５
よりそのデータ及びＩＲ３よりＳＩＯ１０に対応するア
ドレスがＩＢ ９に出力される。
そのデータをバス・インタフェース部４０２内のＰＲＢ
Ｉ １１に介して、それぞれＲＰＤＢ１３とＰＲＡＢ
１２に出力することにより、ＳＩＯ１０がアドレス
指定されアキュムレータのデータが書き込まれる事にな
る。
Ｉ １１に介して、それぞれＲＰＤＢ１３とＰＲＡＢ
１２に出力することにより、ＳＩＯ１０がアドレス
指定されアキュムレータのデータが書き込まれる事にな
る。
又テスト・モードにおいてはＩ１０部２００のポートＰ
Ｏに任意の信号ＳＭが印加されることにより第１のテス
トモード線Ｌ１のテスト信号Ｓ↑がアクティブ・レベル
となり、ポートＰＮに外部より入力される命令ＳｏをＲ
ＯＭ２からの命令の代りにＩＢ３が取り込む。
Ｏに任意の信号ＳＭが印加されることにより第１のテス
トモード線Ｌ１のテスト信号Ｓ↑がアクティブ・レベル
となり、ポートＰＮに外部より入力される命令ＳｏをＲ
ＯＭ２からの命令の代りにＩＢ３が取り込む。
ここで命令Ｓｏは、ＳＩＯ１０の動作モードを決定し、
次にデータをロードさせ、最後にＳＩＯ１０の動作をス
タートさせる信号である。
次にデータをロードさせ、最後にＳＩＯ１０の動作をス
タートさせる信号である。
上述した従来のマイクロコンピュータは、そのテスト回
路がＩ１０ポート部の特定の端子から入力される命令を
インストラクション・レジスタが取り込む事により動作
させていたため、周辺回路をテストしたい場合もＣＰＵ
を介してその周辺回路を動作させる命令を実行させるの
で、ＣＰＵと周辺回路を分離してテスト出来ないという
問題があった。
路がＩ１０ポート部の特定の端子から入力される命令を
インストラクション・レジスタが取り込む事により動作
させていたため、周辺回路をテストしたい場合もＣＰＵ
を介してその周辺回路を動作させる命令を実行させるの
で、ＣＰＵと周辺回路を分離してテスト出来ないという
問題があった。
本発明の目的は、同一チップ内の周辺回路と内部データ
処理回路とを分離して独立にテストできるマイクロコン
ピュータを提供することにある。
処理回路とを分離して独立にテストできるマイクロコン
ピュータを提供することにある。
本発明のマイクロコンピュータは、内部データ処理用バ
スを有する内部データ処理回路と、第１及び第２の入出
力ポートを有する入出力ポート部と、前記内部データ処
理用バスと周辺回路用バスとの間を接続する第１のイン
タフェース回路を有しかつ前記入出力ポート部にデータ
信号を入出力するバス・インタフェース部とを有して、
テストモードの場合に前記第１の入出力ポートにテスト
モード信号を入力して周辺回路部のテストを行うマイク
ロコンピュータにおいて、前記バス・インタフェース部
が、前記テストモード信号を受けて前記第１のインタフ
ェース回路を遮断するか、または前記内部データ処理回
路の内部のマイクロ・プログラムＲＯＭの読出しを制御
して前記内部データ処理回路から前記周辺回路部へのデ
ータ伝送を遮断分離する手段と、前記テストモード信号
を受けて前記第２の入出力ポートに入力された周辺回路
部テスト信号を前記周辺回路用バスに伝達制御する第２
のインタフェース回路とを設けて構成されている。
スを有する内部データ処理回路と、第１及び第２の入出
力ポートを有する入出力ポート部と、前記内部データ処
理用バスと周辺回路用バスとの間を接続する第１のイン
タフェース回路を有しかつ前記入出力ポート部にデータ
信号を入出力するバス・インタフェース部とを有して、
テストモードの場合に前記第１の入出力ポートにテスト
モード信号を入力して周辺回路部のテストを行うマイク
ロコンピュータにおいて、前記バス・インタフェース部
が、前記テストモード信号を受けて前記第１のインタフ
ェース回路を遮断するか、または前記内部データ処理回
路の内部のマイクロ・プログラムＲＯＭの読出しを制御
して前記内部データ処理回路から前記周辺回路部へのデ
ータ伝送を遮断分離する手段と、前記テストモード信号
を受けて前記第２の入出力ポートに入力された周辺回路
部テスト信号を前記周辺回路用バスに伝達制御する第２
のインタフェース回路とを設けて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
マイクロコンピュータは、バス・インタフェース部４０
０が第３図のバス・インタフェース部４０２と異る点以
外は従来のマイクロコンピュータと同一である。
０が第３図のバス・インタフェース部４０２と異る点以
外は従来のマイクロコンピュータと同一である。
バス・インタフェース４００は、第２のテストモード信
号線Ｌ２と、第２のインタフェース（以下ＴＰＢＩと略
す）１４を設けた点が異る以外は第３図の従来のバス・
インタフェース部４０２と同一である。
号線Ｌ２と、第２のインタフェース（以下ＴＰＢＩと略
す）１４を設けた点が異る以外は第３図の従来のバス・
インタフェース部４０２と同一である。
次に、動作を説明する。
先づ、通常動作モード時には従来の第３図の場合と全く
同じである。
同じである。
次に、Ｉ１０部２００のポートＰＯに印加された第１の
任意の信号ＳＭのレベルにより第１のテストモード線Ｌ
１のテストモード信号Ｓ丁、がアクティブ・レベルとな
る。
任意の信号ＳＭのレベルにより第１のテストモード線Ｌ
１のテストモード信号Ｓ丁、がアクティブ・レベルとな
る。
この第１のテスト・モード時も第３図の従来のテスト・
モード時と全く同一の動作をする。
モード時と全く同一の動作をする。
次に第２のテストモード時は、ＰＯに印加されたモード
信号ＳＭの第２のレベルによって第２のテストモード線
Ｌ２のテスト・モード信号ＳＴ２がアクティブ・レベル
になりテストモード信号ＳＴ２がＰＲＢＩ １１とバ
ッファＢを遮断制御することによりＩＢ ９とＰＲＡ
Ｂ １２、ＰＲＤＢ１３との接続が分離される。
信号ＳＭの第２のレベルによって第２のテストモード線
Ｌ２のテスト・モード信号ＳＴ２がアクティブ・レベル
になりテストモード信号ＳＴ２がＰＲＢＩ １１とバ
ッファＢを遮断制御することによりＩＢ ９とＰＲＡ
Ｂ １２、ＰＲＤＢ１３との接続が分離される。
それと共にポートＰ１とＰＲＤＢ １３のインタフェ
ースを行う回路ＴＰＢＩ １４がアクティブとなり、
ポートＰ１に印加された信号ＳｄがＰＲＡＢ １２と
ＰＲＤＢ １３に直接入力される。
ースを行う回路ＴＰＢＩ １４がアクティブとなり、
ポートＰ１に印加された信号ＳｄがＰＲＡＢ １２と
ＰＲＤＢ １３に直接入力される。
例えば周辺回路部３００の一部である５ＩＯ１０をテス
トしたい場合は、ポートＰ１に信号Ｓｄを入力し、動作
モードを決定するアドレスをＰＲＡＢ １２にまたデ
ータをＰＲＤＢ １３に入力し、次にＳＩＯ１０への
データのロードに当るアドレスをＰＲＡＢ １２にま
たデータをＰＲＤＢ １３に入力し、最後にＰＲＤＢ
１３に入力する。
トしたい場合は、ポートＰ１に信号Ｓｄを入力し、動作
モードを決定するアドレスをＰＲＡＢ １２にまたデ
ータをＰＲＤＢ １３に入力し、次にＳＩＯ１０への
データのロードに当るアドレスをＰＲＡＢ １２にま
たデータをＰＲＤＢ １３に入力し、最後にＰＲＤＢ
１３に入力する。
従って、周辺回路部３００をテストする場合にＣＰＵ
１００とは無関係にできるという効果がある。
１００とは無関係にできるという効果がある。
第２図は本発明の第２の実施例のブロック図である。
マイクロコンピュータは、第３のテストモード線Ｌ３を
有するバス・インタフェース部４０１が第１図のバス・
インタフェース部４００と異る点以外は第１の実施例と
同一である。
有するバス・インタフェース部４０１が第１図のバス・
インタフェース部４００と異る点以外は第１の実施例と
同一である。
ここで第２のテストモード信号ＳＴ２は第３のテストモ
ード線Ｌ３を介してＣＰＵ １００のＭＩＣＲＯＲＯ
Ｍ４に入力する。
ード線Ｌ３を介してＣＰＵ １００のＭＩＣＲＯＲＯ
Ｍ４に入力する。
本実施例では、第３のテストモード信号Ｓ↑２がアクテ
ィブ・レベルとなる周辺回路部３００のテスト・モード
時に、ＩＢ ９とＰＲＤＢ １３゜ＰＲＡＢ １
２の接続をテストモード信号ＳＴ２・に基づいてＰＲＢ
Ｉ １１を制御して実現していた第１の実施例とは異
なり、ＭＩＣＲＲＯＭ１４を直接制御し、ＩＢ ９と
ＰＲＤＢ １３゜ＰＲＡＢ １２の接続を禁止してし
まうので、ＰＲＢＩ １１を制御する必要がないとい
う利点がある。
ィブ・レベルとなる周辺回路部３００のテスト・モード
時に、ＩＢ ９とＰＲＤＢ １３゜ＰＲＡＢ １
２の接続をテストモード信号ＳＴ２・に基づいてＰＲＢ
Ｉ １１を制御して実現していた第１の実施例とは異
なり、ＭＩＣＲＲＯＭ１４を直接制御し、ＩＢ ９と
ＰＲＤＢ １３゜ＰＲＡＢ １２の接続を禁止してし
まうので、ＰＲＢＩ １１を制御する必要がないとい
う利点がある。
以上説明したように本発明は、ＣＰＵとは無関係に周辺
回路部をテストすることができるため、それぞれの周辺
回路のテストプログラムをライブラリーとして準備して
おけば、その周辺回路を同一マイコンと別のＣＰＵに組
み合せて使用した場合でも、従来の如く別のマイコンの
ＣＰＵの命令に基づいて周辺回路のテストを考える必要
がなく、個別に毎回同じテストを行える効果がある。
回路部をテストすることができるため、それぞれの周辺
回路のテストプログラムをライブラリーとして準備して
おけば、その周辺回路を同一マイコンと別のＣＰＵに組
み合せて使用した場合でも、従来の如く別のマイコンの
ＣＰＵの命令に基づいて周辺回路のテストを考える必要
がなく、個別に毎回同じテストを行える効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来のマ
イクロコンピュータの一例のブロック図である。 ４・・・ＭＩＣＲＯＲＯＭ、９・・・ＩＢ、１０・・・
５ＩＯ１１１−ＰＲＢＩ、１２−ＰＲＡＢ、１３・・・
ＰＲＤＢ、１４・・・ＴＰＢＩ、１００・・・ＣＰＵ、
２００・・・Ｉ１０部、３００・・・周辺回路部、４０
０゜４０１・・・バス・インタフェース部、ＰＬ・・・
第ｉの入出力ポート、Ｓｄ・・・周辺回路テスト信号、
ＳＭ＋Ｓ 丁２． Ｓ Ｔ３・・・テストモード信号。
本発明の第２の実施例のブロック図、第３図は従来のマ
イクロコンピュータの一例のブロック図である。 ４・・・ＭＩＣＲＯＲＯＭ、９・・・ＩＢ、１０・・・
５ＩＯ１１１−ＰＲＢＩ、１２−ＰＲＡＢ、１３・・・
ＰＲＤＢ、１４・・・ＴＰＢＩ、１００・・・ＣＰＵ、
２００・・・Ｉ１０部、３００・・・周辺回路部、４０
０゜４０１・・・バス・インタフェース部、ＰＬ・・・
第ｉの入出力ポート、Ｓｄ・・・周辺回路テスト信号、
ＳＭ＋Ｓ 丁２． Ｓ Ｔ３・・・テストモード信号。
Claims (1)
- 内部データ処理用バスを有する内部データ処理回路と、
第１及び第２の入出力ポートを有する入出力ポート部と
、前記内部データ処理用バスと周辺回路用バスとの間を
接続する第１のインタフェース回路を有しかつ前記入出
力ポート部にデータ信号を入出力するバス・インタフェ
ース部とを有して、テストモードの場合に前記第１の入
出力ポートにテストモード信号を入力して周辺回路部の
テストを行うマイクロコンピュータにおいて、前記バス
・インタフェース部が、前記テストモード信号を受けて
前記第１のインタフェース回路を遮断するか、または前
記内部データ処理回路の内部のマイクロ・プログラムＲ
ＯＭの読出しを制御して前記内部データ処理回路から前
記周辺回路部へのデータ伝送を遮断分離する手段と、前
記テストモード信号を受けて前記第２の入出力ポートに
入力された周辺回路部テスト信号を前記周辺回路用バス
に伝達制御する第２のインタフェース回路とを設けたこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051044A JPH01224849A (ja) | 1988-03-03 | 1988-03-03 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051044A JPH01224849A (ja) | 1988-03-03 | 1988-03-03 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01224849A true JPH01224849A (ja) | 1989-09-07 |
Family
ID=12875803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051044A Pending JPH01224849A (ja) | 1988-03-03 | 1988-03-03 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01224849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359323A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | マイクロコンピュータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211561A (ja) * | 1984-04-06 | 1985-10-23 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS62151943A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | マイクロコンピユ−タのテスト方式 |
| JPS6349870A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
-
1988
- 1988-03-03 JP JP63051044A patent/JPH01224849A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211561A (ja) * | 1984-04-06 | 1985-10-23 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS62151943A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | マイクロコンピユ−タのテスト方式 |
| JPS6349870A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359323A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361348A (en) | Debug circuit of a signal processor | |
| US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
| US5363380A (en) | Data processing device with test control circuit | |
| JPH01224849A (ja) | マイクロコンピュータ | |
| US5561818A (en) | Microprocessor and data processing system for data transfer using a register file | |
| JPH03668B2 (ja) | ||
| EP0782073A2 (en) | Emulation system | |
| JPH01258163A (ja) | ダイレクトメモリアクセス制御装置 | |
| US7058842B2 (en) | Microcontroller with multiple function blocks and clock signal control | |
| JPS62171020A (ja) | マイクロコンピユ−タ | |
| KR100382939B1 (ko) | 슬레이브 씨피유의 통신 제어 방법 및 장치 | |
| JP2619385B2 (ja) | Ｄｍａコントローラ | |
| JPH0815387A (ja) | マイクロコンピュータテスト回路 | |
| KR20000011185A (ko) | 롬데이터확인용회로 | |
| JPH10171654A (ja) | 高速データ演算処理装置 | |
| JPH0218622A (ja) | 数値演算プロセッサ | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| JPH0635750A (ja) | 半導体集積回路装置 | |
| JPH03134783A (ja) | シングルチップマイクロコンピュータ | |
| JPS62125441A (ja) | １チツプマイクロコンピユ−タ | |
| JPH03161845A (ja) | 情報処理装置 | |
| JPH0283632A (ja) | シングルチップマイクロコンピュータ | |
| JPH01147732A (ja) | 情報処理装置 | |
| JPS63167939A (ja) | 複数プロセツサ内蔵型マイクロコンピユ−タ用エミユレ−タ | |
| JPH10143462A (ja) | マイクロコンピュータ |