JPS62125441A - １チツプマイクロコンピユ−タ - Google Patents
１チツプマイクロコンピユ−タInfo
- Publication number
- JPS62125441A JPS62125441A JP60266416A JP26641685A JPS62125441A JP S62125441 A JPS62125441 A JP S62125441A JP 60266416 A JP60266416 A JP 60266416A JP 26641685 A JP26641685 A JP 26641685A JP S62125441 A JPS62125441 A JP S62125441A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- terminal
- comparator
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１チップマイクロコンピュータに関する。
従来の１チップマイクロコンピュータは、クロックによ
りプログラムカウンタをインクリメントし、このプログ
ラムカウンタの情報をアドレス信号としてプログラムの
格納された読出し専用メモリ（内部ＲＯＭ）に送り、ア
ドレスされたデータを命令デコーダでデコードしてその
命令に応じた制御をすることにより、その命令実行を行
なう通常の動作モード（以下動作モード■と記す）のみ
を有していた。
りプログラムカウンタをインクリメントし、このプログ
ラムカウンタの情報をアドレス信号としてプログラムの
格納された読出し専用メモリ（内部ＲＯＭ）に送り、ア
ドレスされたデータを命令デコーダでデコードしてその
命令に応じた制御をすることにより、その命令実行を行
なう通常の動作モード（以下動作モード■と記す）のみ
を有していた。
またこうした１チップマイクロコンピュータでその内部
ＲＯＭの検査（以下動作モード■と記す）を行なうには
、特定の端子を操作することにより、プログラムカウン
タによりアドレスを指定された内部ＲＯＭのデータを複
数の端子に出力し、その読出されたデータが正しいか否
かを、その１チップマイクロコンピュータとの同期を取
ったＬＳＩ試験装置により行なっていた。
ＲＯＭの検査（以下動作モード■と記す）を行なうには
、特定の端子を操作することにより、プログラムカウン
タによりアドレスを指定された内部ＲＯＭのデータを複
数の端子に出力し、その読出されたデータが正しいか否
かを、その１チップマイクロコンピュータとの同期を取
ったＬＳＩ試験装置により行なっていた。
上述した従来の１チップマイクロコンピュータは通常の
動作モードしか有していないので、内部ＲＯＭのデータ
を検査するにはＬＳＩ試験装置等の多大な設備を要する
という欠点があった。
動作モードしか有していないので、内部ＲＯＭのデータ
を検査するにはＬＳＩ試験装置等の多大な設備を要する
という欠点があった。
本発明の目的は、容易に内部ＲＯＭのデータを検査する
ことができる１チップマイクロコンピュータを提供する
ことにある。
ことができる１チップマイクロコンピュータを提供する
ことにある。
本発明の１チップマイクロコンピュータは、１０グラム
カウンタと、前記プログラムカウンタの出力がアドレス
信号として供給される読出し専用メモリと、動作モード
設定信号を印加する動作モード設定端子と、前記動作モ
ード設定信号の論理レベルに応じて前記続出専用メモリ
の出力を命令デコーダ又は比較器の一方の入力のいずれ
かに供給する制御回路と、前記比較器の他方の入力端に
接続された複数の入力端子からなる入力端子群と、前記
比較器の出力端に接続された出力端子と、前記プログラ
ムカウンタの出力が供給される複数の出力端子からなる
出力端子群とを少なくとも有する１チップマイクロコン
ピュータであって、前記入力端子群、前記出力端子及び
前記出力端子群の少なくとも一つは、前記動作モード設
定信号の論理レベルによって制御される入出力端子又は
入出力端子群であるという構成を有している。
カウンタと、前記プログラムカウンタの出力がアドレス
信号として供給される読出し専用メモリと、動作モード
設定信号を印加する動作モード設定端子と、前記動作モ
ード設定信号の論理レベルに応じて前記続出専用メモリ
の出力を命令デコーダ又は比較器の一方の入力のいずれ
かに供給する制御回路と、前記比較器の他方の入力端に
接続された複数の入力端子からなる入力端子群と、前記
比較器の出力端に接続された出力端子と、前記プログラ
ムカウンタの出力が供給される複数の出力端子からなる
出力端子群とを少なくとも有する１チップマイクロコン
ピュータであって、前記入力端子群、前記出力端子及び
前記出力端子群の少なくとも一つは、前記動作モード設
定信号の論理レベルによって制御される入出力端子又は
入出力端子群であるという構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の部分ブロック図である。こ
の実施例は、プログラムカウンタ１２と、プログラムカ
ウンタ１２の出力がアドレス信号として供給される内部
ＲＯＭ１３からなる読出し専用メモリと、動作モード設
定信号を印加する動作モード設定端子２と、動作モード
設定信号の論理レベルに応じて内部ＲＯＭ１３の出力を
命令デコーダ１４又は比較器７の一方の入力のいずれか
に供給するマルチプレクサ１０からなる制御回路と、比
較器７の他方の入力端に接続された複数の入力端子から
なる入力端子群３と、比較器７の出力端に接続された出
力端子５と、プログラムカウンタ１２の出力が供給され
る複数の出力端子からなる出力端子群４とを少なくとも
有し、出力端子５ならびに入力端子群３及び出力端子群
４は、それぞれ動作モード設定信号の論理レベルによっ
て制御される入出力端子又は入出力端子群であるという
構成を有している。
の実施例は、プログラムカウンタ１２と、プログラムカ
ウンタ１２の出力がアドレス信号として供給される内部
ＲＯＭ１３からなる読出し専用メモリと、動作モード設
定信号を印加する動作モード設定端子２と、動作モード
設定信号の論理レベルに応じて内部ＲＯＭ１３の出力を
命令デコーダ１４又は比較器７の一方の入力のいずれか
に供給するマルチプレクサ１０からなる制御回路と、比
較器７の他方の入力端に接続された複数の入力端子から
なる入力端子群３と、比較器７の出力端に接続された出
力端子５と、プログラムカウンタ１２の出力が供給され
る複数の出力端子からなる出力端子群４とを少なくとも
有し、出力端子５ならびに入力端子群３及び出力端子群
４は、それぞれ動作モード設定信号の論理レベルによっ
て制御される入出力端子又は入出力端子群であるという
構成を有している。
入力端子群３と内部データバス６及び比較器７との間に
は、入出力制御回路８−１とマルチプレクサ８−２とか
らなる制御回路８が挿入されている。入力端子群３は、
動作モード設定信号の論理レベルに応じて内部データバ
ス６との間で信号の授受分行い若しくは比較器７の他方
の入力端に信号を供給する入出力端子群である。
は、入出力制御回路８−１とマルチプレクサ８−２とか
らなる制御回路８が挿入されている。入力端子群３は、
動作モード設定信号の論理レベルに応じて内部データバ
ス６との間で信号の授受分行い若しくは比較器７の他方
の入力端に信号を供給する入出力端子群である。
出力端子群４と内部データバス６及びプログラムカウン
タ１２との間には、入出力制御回路９−１とマルチプレ
クサ９−２とからなる制御回路９が挿入されている。出
力端子群４は、動作モード設定信号の論理レベルに応じ
て内部データバス６との間で信号の授受を行ない若しく
はプログラムカウンタ１２から信号を受けとる入出力端
子群である。
タ１２との間には、入出力制御回路９−１とマルチプレ
クサ９−２とからなる制御回路９が挿入されている。出
力端子群４は、動作モード設定信号の論理レベルに応じ
て内部データバス６との間で信号の授受を行ない若しく
はプログラムカウンタ１２から信号を受けとる入出力端
子群である。
出力端子５と内部データバス６及び比較器７との間には
入出力制御回路１１−１とマルチプレクサ１１−２とか
らなる制器回路１１が挿入されている。出力端子５は、
動作モード設定信号の論理レベルに応じて内部データバ
ス６との間で信号の授受を行ない若しくは比較器７の出
力を受けとる入出力端子である。
入出力制御回路１１−１とマルチプレクサ１１−２とか
らなる制器回路１１が挿入されている。出力端子５は、
動作モード設定信号の論理レベルに応じて内部データバ
ス６との間で信号の授受を行ない若しくは比較器７の出
力を受けとる入出力端子である。
次にこの実施例の動作について説明する。
第１図において、制御回路８．９．１１およびマルチプ
レクサ１０は、動作モード設定端子２に論理レベル゛Ｌ
”の信号が印加されることにより動作モードエとなる
。
レクサ１０は、動作モード設定端子２に論理レベル゛Ｌ
”の信号が印加されることにより動作モードエとなる
。
同じ＜：”Ｈ’の信号が印加されることにより動作モー
ド■となるように制御を行なうものとする。
ド■となるように制御を行なうものとする。
すなわち、動作モード設定端子２に“Ｌｏ“の信号が印
加されると、マルチプレクサ１０は内部ＲＯＭ１３の出
力を命令デコーダ１４に供給するが、比較器７には供給
しない。マルチプレクサ８−２は内部データバス６に択
一的に信号を供給し、マルチプレクサ９−２．１１−２
は各々内部データバス６からの信号を選択し、入出力制
御回路８−１．９−１．ｌ’ｌ−１は命令に応じて入出
力端子群３．４及び入出力端子５と内部データバス６と
の間の入出力制御を行なう。これは従来の１チップマイ
クロコンピュータにおける通常動作モードの機能である
。
加されると、マルチプレクサ１０は内部ＲＯＭ１３の出
力を命令デコーダ１４に供給するが、比較器７には供給
しない。マルチプレクサ８−２は内部データバス６に択
一的に信号を供給し、マルチプレクサ９−２．１１−２
は各々内部データバス６からの信号を選択し、入出力制
御回路８−１．９−１．ｌ’ｌ−１は命令に応じて入出
力端子群３．４及び入出力端子５と内部データバス６と
の間の入出力制御を行なう。これは従来の１チップマイ
クロコンピュータにおける通常動作モードの機能である
。
内部ＲＯＭ１３のデータを検査するには、動作モード設
定端子２に論理レベル“′Ｈ゛′の信号を印加すればよ
い。この時制御回路８．９．１１およびマルチプレクサ
１０にはＨ”の信号が入力され動作モードＨに設定すべ
く入出力制御がとられる。
定端子２に論理レベル“′Ｈ゛′の信号を印加すればよ
い。この時制御回路８．９．１１およびマルチプレクサ
１０にはＨ”の信号が入力され動作モードＨに設定すべ
く入出力制御がとられる。
すなわち、マルチプレクサ１０は内部ＲＯＭｌ３の出力
を比較器７に供給するが命令デコーダ１４には供給しな
い。制御回路８において、入出力制御回路８−１は命令
によらず入力モードとなり、マルチプレクサ８−２の出
力は比較器７の他方の入力端に択一的に供給される。制
御回路９において、入出力制御回路９−１は命令によら
ず出力モードとなり、マルチプレクサ９−２はプログラ
ムカウンタ１２の出力を選択する。制御回路１１におい
て、入出力制御回路１１−１は命令によらず出力モード
となり、マルチプレクサ１１−２は比較器７の出力を選
択する。
を比較器７に供給するが命令デコーダ１４には供給しな
い。制御回路８において、入出力制御回路８−１は命令
によらず入力モードとなり、マルチプレクサ８−２の出
力は比較器７の他方の入力端に択一的に供給される。制
御回路９において、入出力制御回路９−１は命令によら
ず出力モードとなり、マルチプレクサ９−２はプログラ
ムカウンタ１２の出力を選択する。制御回路１１におい
て、入出力制御回路１１−１は命令によらず出力モード
となり、マルチプレクサ１１−２は比較器７の出力を選
択する。
従って、複数の入出力端子からなる入出力端子群４は出
力端子群として機能し、プログラムカウンタ１２の内容
を出力する。また内部ＲＯＭ１３はプログラムカウンタ
１２によりアドレスされた自身のデータを比較器７の一
方の入力端子に供給する。複数の入出力端子からなる入
出力端子群３は、入力端子群として機能し、外部からの
入力信号を比較器７の他方の入力端に供給する。比較器
７は、内部ＲＯＭ１３のデータと外部からの入力信号と
を比較した結果として一致信号を出力端子として機能す
る入出力端子５に出力する。
力端子群として機能し、プログラムカウンタ１２の内容
を出力する。また内部ＲＯＭ１３はプログラムカウンタ
１２によりアドレスされた自身のデータを比較器７の一
方の入力端子に供給する。複数の入出力端子からなる入
出力端子群３は、入力端子群として機能し、外部からの
入力信号を比較器７の他方の入力端に供給する。比較器
７は、内部ＲＯＭ１３のデータと外部からの入力信号と
を比較した結果として一致信号を出力端子として機能す
る入出力端子５に出力する。
次に内部ＲＯＭの検査について説明する。
第２図は第１図に示した実施例に外部読出し専用メモリ
を接続した場合のブロック図である。
を接続した場合のブロック図である。
１チップマイクロコンピュータ１にＰＲＯＭｌ５からな
る外部読出し専用メモリが接続されている。１６はアド
レス線、１７はデータ線である。
る外部読出し専用メモリが接続されている。１６はアド
レス線、１７はデータ線である。
動作モードＨに設定された１チ・ツブマイクロコンピュ
ータ１の入出力端子群４から出力されるプログラムカウ
ンタ１２の内容をアドレス線１６を通してアドレス信号
としてＰＲＯＭ１５に入力し、アドレス信号によりアド
レスされたＰＲＯＭ１５のデータをデータ線１７を通し
て入力端子群３に供給する。それによって、入出力端子
５から出力される比較器７の一致信号を観測することに
より内部ＲＯＭ１３のデータを容易に検査できる。
ータ１の入出力端子群４から出力されるプログラムカウ
ンタ１２の内容をアドレス線１６を通してアドレス信号
としてＰＲＯＭ１５に入力し、アドレス信号によりアド
レスされたＰＲＯＭ１５のデータをデータ線１７を通し
て入力端子群３に供給する。それによって、入出力端子
５から出力される比較器７の一致信号を観測することに
より内部ＲＯＭ１３のデータを容易に検査できる。
例えば入出力端子５７））らの出力信号がＨ“であれば
内部ＲＯＭ１ＢのデータとＰＲＯＭ１５のデータは一致
しており、Ｌ”であれば内部ＲＯＭ１３のデータとＰＲ
ＯＭ１５のデータは不一致であるということが分かる。
内部ＲＯＭ１ＢのデータとＰＲＯＭ１５のデータは一致
しており、Ｌ”であれば内部ＲＯＭ１３のデータとＰＲ
ＯＭ１５のデータは不一致であるということが分かる。
この時、入出力端子群４の出力を同時に観測することに
より内部ＲＯＭ１３の何処のアドレスにおいて不一致な
のかを知ることができる。すなわちＰＲＯＭ１５の内容
を基準にして内部ＲＯＭ１３の内容を検査できるわけで
ある。
より内部ＲＯＭ１３の何処のアドレスにおいて不一致な
のかを知ることができる。すなわちＰＲＯＭ１５の内容
を基準にして内部ＲＯＭ１３の内容を検査できるわけで
ある。
上述の実施例では動作モード設定端子として入力端子２
を使用し、この入力端子２に加えられる信号の論理レベ
ルによって動作モードＩと動作モードＨのモード切換え
をするようにしているが、動作モード設定端子は外部端
子に限らず、命令によりセットあるいはリセットされる
レジスタからの信号を受ける内部端子であってもよい。
を使用し、この入力端子２に加えられる信号の論理レベ
ルによって動作モードＩと動作モードＨのモード切換え
をするようにしているが、動作モード設定端子は外部端
子に限らず、命令によりセットあるいはリセットされる
レジスタからの信号を受ける内部端子であってもよい。
また外部読出し専用メモリとしてＰ ＲＯＭを用いた例
を説明したが、他のデータメモリでもよい。
を説明したが、他のデータメモリでもよい。
以上説明したように本発明は、１チップマイクロコンピ
ュータに動作モード設定端子と動作モードの切換えの際
に入出力の切換えを行なう入出力端子を設けることによ
り、特別に端子数を増やすくとなく、内部ＲＯＭに格納
されたデータを容易に外部に取出すことができるので、
高価で大がかりのＬＳＩ試験装置を用いずに容易に検査
ができるという効果がある。
ュータに動作モード設定端子と動作モードの切換えの際
に入出力の切換えを行なう入出力端子を設けることによ
り、特別に端子数を増やすくとなく、内部ＲＯＭに格納
されたデータを容易に外部に取出すことができるので、
高価で大がかりのＬＳＩ試験装置を用いずに容易に検査
ができるという効果がある。
第１図は本発明の一実施例の部分ブロック図、第２図は
第１図に示した実施例に外部読出し専用メモリを接続し
た場合のプロ・ツク図である。 １・・・１チツ１マイクロコンピユータ、２・・・動作
モード設定端子、３．４・・・入出力端子群、５・・・
入出力端子、６・・・内部データバス、７・・・比較器
、８・・・制御回路、８−１・・・入出力制御回路、８
−２・・・マルチプレクサ、９・・・制御回路、９−１
・・・入出力制御回路、９−２・・・マルチプレクサ、
１０・・・マルチプレクサからなる制御回路、１２・・
・プログラムカウンタ、１３・・・内部ＲＯＭ、１４・
・・命令デコーダ、１５・・・ＰＲＯＭ、１６・・・ア
ドレス線、１７・・・データ線。
第１図に示した実施例に外部読出し専用メモリを接続し
た場合のプロ・ツク図である。 １・・・１チツ１マイクロコンピユータ、２・・・動作
モード設定端子、３．４・・・入出力端子群、５・・・
入出力端子、６・・・内部データバス、７・・・比較器
、８・・・制御回路、８−１・・・入出力制御回路、８
−２・・・マルチプレクサ、９・・・制御回路、９−１
・・・入出力制御回路、９−２・・・マルチプレクサ、
１０・・・マルチプレクサからなる制御回路、１２・・
・プログラムカウンタ、１３・・・内部ＲＯＭ、１４・
・・命令デコーダ、１５・・・ＰＲＯＭ、１６・・・ア
ドレス線、１７・・・データ線。
Claims (1)
- プログラムカウンタと、前記プログラムカウタの出力が
アドレス信号として供給される読出し専用メモリと、動
作モード設定信号を印加する動作モード設定端子と、前
記動作モード設定信号の論理レベルに応じて前記読出専
用メモリの出力を命令デコーダ又は比較器の一方の入力
のいずれかに供給する制御回路と、前記比較器の他方の
入力端に接続された複数の入力端子からなる入力端子群
と、前記比較器の出力端に接続された出力端子と、前記
プログラムカウンタの出力が供給される複数の出力端子
からなる出力端子群とを少なくとも有する１チップマイ
クロコンピュータであって、前記入力端子群、前記出力
端子及び前記出力端子群の少なくとも一つは、前記動作
モード設定信号の論理レベルによって制御される入出力
端子又は入出力端子群であることを特徴とする１チップ
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266416A JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266416A JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | １チツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125441A true JPS62125441A (ja) | 1987-06-06 |
Family
ID=17430628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266416A Pending JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
-
1985
- 1985-11-26 JP JP60266416A patent/JPS62125441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4672534A (en) | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein | |
| JPS6298437A (ja) | マイクロコンピユ−タ | |
| JPS631984A (ja) | 回路動作テスト装置 | |
| EP0457115A2 (en) | Data processing device with test control circuit | |
| US5872961A (en) | Microcomputer allowing external monitoring of internal resources | |
| JPS62125441A (ja) | １チツプマイクロコンピユ−タ | |
| US6463562B1 (en) | Semiconductor device including macros and its testing method | |
| JPH033200A (ja) | 半導体記憶装置 | |
| KR20040002440A (ko) | 자기 테스트 기능 내장 반도체 집적 회로 및 그것을구비한 시스템 | |
| JPH0815387A (ja) | マイクロコンピュータテスト回路 | |
| KR0184154B1 (ko) | 원칩 마이크로 컴퓨터 | |
| JPS6316316A (ja) | リセツト装置 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| KR0140581B1 (ko) | 릴레이를 이용한 반도체 소자 테스트 시스템 | |
| JP2000020456A (ja) | Ｒｏｍデータ確認用回路 | |
| JPH01239485A (ja) | 大規模集積回路 | |
| KR960002332B1 (ko) | 이브이에이칩의 포트제어회로 | |
| JPS60221841A (ja) | テストの容易な集積回路 | |
| JPS6167168A (ja) | マイクロコンピユ−タ | |
| JPS648381B2 (ja) | ||
| JPS6324502Y2 (ja) | ||
| JPH08278899A (ja) | 半導体集積装置 | |
| JPS6210389B2 (ja) | ||
| JPH01116736A (ja) | ワンチップマイクロコンピュータの入出力ポートシステム | |
| JPH0370055A (ja) | 半導体集積回路装置 |