JPH1185565A - Ｃｐｕのデバッグ方法およびそのシステム - Google Patents
Ｃｐｕのデバッグ方法およびそのシステムInfo
- Publication number
- JPH1185565A JPH1185565A JP9248795A JP24879597A JPH1185565A JP H1185565 A JPH1185565 A JP H1185565A JP 9248795 A JP9248795 A JP 9248795A JP 24879597 A JP24879597 A JP 24879597A JP H1185565 A JPH1185565 A JP H1185565A
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- Japan
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- cpu
- bus
- rom
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- Pending
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Abstract
(57)【要約】
【課題】 ＲＯＭに書き込まれたプログラムのデバッグ
を行うこと。 【解決手段】 ＣＰＵ１がフェッチするメモリ３のアド
レスをチェックし続け、指定されたアドレスを含む番地
をアクセスするのをチェックしたらバスサイジングを行
い、更に指定された番地をアクセスしたらメモリ３のア
クセスを行わず、代わりにバスにブレイクの命令を送出
しデバッグプログラムの実行に変えることを特徴とする
ＣＰＵのデバッグ方法。
を行うこと。 【解決手段】 ＣＰＵ１がフェッチするメモリ３のアド
レスをチェックし続け、指定されたアドレスを含む番地
をアクセスするのをチェックしたらバスサイジングを行
い、更に指定された番地をアクセスしたらメモリ３のア
クセスを行わず、代わりにバスにブレイクの命令を送出
しデバッグプログラムの実行に変えることを特徴とする
ＣＰＵのデバッグ方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵのソフトウ
ェアの試験を行うためのデバッグ方法に関し、特にＲＯ
Ｍに書き込まれたプログラムのデバッグ方法及びデバッ
クシステムに関する。
ェアの試験を行うためのデバッグ方法に関し、特にＲＯ
Ｍに書き込まれたプログラムのデバッグ方法及びデバッ
クシステムに関する。
【０００２】
【従来の技術】従来より、インサーキットエミュレータ
を用いずにＣＰＵのソフトウェアのデバッグを行う場
合、モニタと呼ばれるプログラムを用い、実際のレジス
タやメモリの状態を表示したり、内容を書き換えること
が行われている。それは、デバックの対象となるプログ
ラムを実行中にモニタプログラムに戻すには、対象プロ
グラムの途中を予めブレーク命令ＣＣＨに書き換えてお
き、モニタプログラムに戻った時に対象プログラムの途
中を元の内容に戻すことが行われている。
を用いずにＣＰＵのソフトウェアのデバッグを行う場
合、モニタと呼ばれるプログラムを用い、実際のレジス
タやメモリの状態を表示したり、内容を書き換えること
が行われている。それは、デバックの対象となるプログ
ラムを実行中にモニタプログラムに戻すには、対象プロ
グラムの途中を予めブレーク命令ＣＣＨに書き換えてお
き、モニタプログラムに戻った時に対象プログラムの途
中を元の内容に戻すことが行われている。
【０００３】それには、まず、モニタプログラムを実行
しブレークをかける番地を指定する。指定した番地をブ
レーク命令ＣＣＨに書き換えておき、元の内容はＲＡＭ
に一時記憶しておく。対象プログラムをモニタから実行
させるとブレーク命令ＣＣＨを読み込み、モニタプログ
ラムに再度移る。この時、ブレーク命令に書き換える前
のデータに戻し、この後レジスタの内容を見ることがで
きる。これがモニタプログラムを用いたデバック方式で
ある。
しブレークをかける番地を指定する。指定した番地をブ
レーク命令ＣＣＨに書き換えておき、元の内容はＲＡＭ
に一時記憶しておく。対象プログラムをモニタから実行
させるとブレーク命令ＣＣＨを読み込み、モニタプログ
ラムに再度移る。この時、ブレーク命令に書き換える前
のデータに戻し、この後レジスタの内容を見ることがで
きる。これがモニタプログラムを用いたデバック方式で
ある。
【０００４】
【発明が解決しようとする課題】上述したような従来の
ＣＰＵのデバッグ方法においては、一部書換え可能なＲ
ＡＭに書き込まれたプログラムのみがデバッグ可能であ
り、一部書換え不能なＲＯＭに書き込まれたプログラム
のデバッグを行うことができないという問題点がある。
ＣＰＵのデバッグ方法においては、一部書換え可能なＲ
ＡＭに書き込まれたプログラムのみがデバッグ可能であ
り、一部書換え不能なＲＯＭに書き込まれたプログラム
のデバッグを行うことができないという問題点がある。
【０００５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ＲＯＭに書
き込まれたプログラムのデバッグを行うことができるＣ
ＰＵのデバッグ方式を提供することを目的とする。
する問題点に鑑みてなされたものであって、ＲＯＭに書
き込まれたプログラムのデバッグを行うことができるＣ
ＰＵのデバッグ方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデバッグ方法は、ＣＰＵがフェッチするメ
モリのアドレスをチェックし続け、指定されたアドレス
を含む番地をアクセスしようとするのをチェックしたら
バスサイジングを行い、更に指定された番地をアクセス
したらメモリのアクセスを行わず、代わりにデータバス
にブレイクの命令を送出しデバッグプログラムの実行に
変えることを特徴とするＣＰＵのデバッグ方法にある。
に、本発明のデバッグ方法は、ＣＰＵがフェッチするメ
モリのアドレスをチェックし続け、指定されたアドレス
を含む番地をアクセスしようとするのをチェックしたら
バスサイジングを行い、更に指定された番地をアクセス
したらメモリのアクセスを行わず、代わりにデータバス
にブレイクの命令を送出しデバッグプログラムの実行に
変えることを特徴とするＣＰＵのデバッグ方法にある。
【０００７】また、本発明のデバッグシステムは、デバ
ックの対象となるプログラムを保有するＲＯＭ、ＲＡ
Ｍ、ＣＰＵ及びその周辺回路を搭載したＡＳＩＣを具有
するＣＰＵデッバクシステムとして、前記ＡＳＩＣは、
更に、ブレークポイントを記憶するレジスタと、前記ブ
レークポイントのアドレスとデータバスのアドレスとの
一致を検出するコンパレータと、該コンパレータの検出
出力で、データバスのバスサイジングを行い、さらにブ
レークポイントのアドレスに従って前記ＲＯＭにアクセ
スすることなくデータバスにブレーク命令を送出する論
理回路とを有することを特徴とするものである。
ックの対象となるプログラムを保有するＲＯＭ、ＲＡ
Ｍ、ＣＰＵ及びその周辺回路を搭載したＡＳＩＣを具有
するＣＰＵデッバクシステムとして、前記ＡＳＩＣは、
更に、ブレークポイントを記憶するレジスタと、前記ブ
レークポイントのアドレスとデータバスのアドレスとの
一致を検出するコンパレータと、該コンパレータの検出
出力で、データバスのバスサイジングを行い、さらにブ
レークポイントのアドレスに従って前記ＲＯＭにアクセ
スすることなくデータバスにブレーク命令を送出する論
理回路とを有することを特徴とするものである。
【０００８】上記のように構成された本発明において
は、ターゲットとして指定された番地が含まれるアドレ
スをＣＰＵがフェッチしようとするのをアドレスの一致
と制御コードで検出し、検出結果によりバスサイジング
モードとしＣＰＵからのアクセスをバイト単位にし、指
定された番地をアクセスする時にＲＯＭのアクセスを停
止し、代わりにデータバスにブレーク命令を送出するこ
とでＣＰＵがブレーク命令を取り込むことにより、ソフ
トウェアで行う割り込みとしてデバッグプログラムの実
行に変えることができる。
は、ターゲットとして指定された番地が含まれるアドレ
スをＣＰＵがフェッチしようとするのをアドレスの一致
と制御コードで検出し、検出結果によりバスサイジング
モードとしＣＰＵからのアクセスをバイト単位にし、指
定された番地をアクセスする時にＲＯＭのアクセスを停
止し、代わりにデータバスにブレーク命令を送出するこ
とでＣＰＵがブレーク命令を取り込むことにより、ソフ
トウェアで行う割り込みとしてデバッグプログラムの実
行に変えることができる。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１０】図１は、本発明の実施の形態の構成を示す
ブロック図である。同図にはＣＰＵ１と、その周辺回路
を搭載したＡＳＩＣ（特定用途向けＩＣ）２と、デバッ
クの対象プログラム及びモニタプログラム等を保有する
ＲＯＭ３のみを示してある。その他は本発明の実施形態
とは直接関係ないので図示を省略する。
ブロック図である。同図にはＣＰＵ１と、その周辺回路
を搭載したＡＳＩＣ（特定用途向けＩＣ）２と、デバッ
クの対象プログラム及びモニタプログラム等を保有する
ＲＯＭ３のみを示してある。その他は本発明の実施形態
とは直接関係ないので図示を省略する。
【００１１】本実施形態に用いているＣＰＵ１は８０８
６系のＣＰＵV33でありバスサイジング（Bus Sizing）
機能を有している。バスサイジングはデータバスが１６
ビットでも８ビットでも外部（ここではＡＳＩＣ２）か
らの信号でいずれにも切り替えることで、相当するビッ
トのメモリやＩ／Ｏを効率良くインタフェースするもの
である。
６系のＣＰＵV33でありバスサイジング（Bus Sizing）
機能を有している。バスサイジングはデータバスが１６
ビットでも８ビットでも外部（ここではＡＳＩＣ２）か
らの信号でいずれにも切り替えることで、相当するビッ
トのメモリやＩ／Ｏを効率良くインタフェースするもの
である。
【００１２】ＣＰＵ１の命令の取り込みについては、デ
ータバスが１６ビットで２バイト単位で行われる８６系
のＣＰＵV33の場合は、命令がバイト単位であるので偶
数バイト（ＥＶＥＮ）と奇数バイト（ＯＤＤ）の２命令
をまとめて取り込み、ＣＰＵ１内部で処理する。もし
も、単にアドレスが一致したときにデータバス４にＡＳ
ＩＣ２からブレーク命令を出力することは、偶数アドレ
ス、奇数アドレスのいずれであるかの判断を要し、半分
はＡＳＩＣ２からのブレーク命令の出力、他はＲＯＭ３
からのデータとなり煩雑で使用に耐えない。
ータバスが１６ビットで２バイト単位で行われる８６系
のＣＰＵV33の場合は、命令がバイト単位であるので偶
数バイト（ＥＶＥＮ）と奇数バイト（ＯＤＤ）の２命令
をまとめて取り込み、ＣＰＵ１内部で処理する。もし
も、単にアドレスが一致したときにデータバス４にＡＳ
ＩＣ２からブレーク命令を出力することは、偶数アドレ
ス、奇数アドレスのいずれであるかの判断を要し、半分
はＡＳＩＣ２からのブレーク命令の出力、他はＲＯＭ３
からのデータとなり煩雑で使用に耐えない。
【００１３】そこで、本実施形態においては、後述する
ように、ＡＳＩＣ２の内部のブレークポイントを指定し
たレジスタ１１（図３参照）の内容及びアドレスA0を除
くアドレスとの両者が一致したときに、バスサイジング
を行わせ（図２（ｂ）参照）、データの幅を８ビットと
するバイト単位でのプログラムのフェッチを行わせるも
のである。続いて更に、レジスタ１１のアドレスA0の内
容とアドレスバス５のアドレスA0が一致した時にＲＯＭ
３へのチップ・セレクト入力信号／ＣＳをＬにせず、デ
ータバス４にブレーク命令ＣＣＨを出力しＣＰＵ１にブ
レーク命令を読み込ませる。ブレーク命令ＣＣＨはソフ
トウエアで行う割り込みで、この割り込みルーチンでモ
ニタプログラムによりデバックを実行可能とする。
ように、ＡＳＩＣ２の内部のブレークポイントを指定し
たレジスタ１１（図３参照）の内容及びアドレスA0を除
くアドレスとの両者が一致したときに、バスサイジング
を行わせ（図２（ｂ）参照）、データの幅を８ビットと
するバイト単位でのプログラムのフェッチを行わせるも
のである。続いて更に、レジスタ１１のアドレスA0の内
容とアドレスバス５のアドレスA0が一致した時にＲＯＭ
３へのチップ・セレクト入力信号／ＣＳをＬにせず、デ
ータバス４にブレーク命令ＣＣＨを出力しＣＰＵ１にブ
レーク命令を読み込ませる。ブレーク命令ＣＣＨはソフ
トウエアで行う割り込みで、この割り込みルーチンでモ
ニタプログラムによりデバックを実行可能とする。
【００１４】バスサイジングした際の奇数バイト、偶数
バイトのどちらかの選択について説明する。
バイトのどちらかの選択について説明する。
【００１５】図２（ａ）は奇数バイト、偶数バイトに２
分されるデータの様子を示す図、同（ｂ）はバスサイジ
ングされたデータの様子を示す図である。
分されるデータの様子を示す図、同（ｂ）はバスサイジ
ングされたデータの様子を示す図である。
【００１６】図２に示すように、ＥＶＥＮ番地でブレー
ク命令ＣＣＨを出力する時は、アドレスA0がＬの４００
００番地をレジスタ１１に書き込めばよく、ＯＤＤ番地
でブレーク命令ＣＣＨを出力する時はアドレスA0がＨの
４０００１番地をレジスタ１１に書き込めば、ＣＰＵ１
は４００００番地をバスサイジングで読む時はＲＯＭ３
のデータそのままで続け、４０００１番地をアクセスす
るとＲＯＭ３はディスエーブルになり、ＡＳＩＣ２から
ブレーク命令ＣＣＨが出力されＣＰＵ１はブレーク命令
ＣＣＨを読み込むことになる。同様にＯＤＤ番地でブレ
ーク命令ＣＣＨを出力する時は、ＣＰＵ１は４００００
番地をバスサイジングでアクセスするとＲＯＭ３はディ
スエーブルになり、４０００１番地を読む時はＲＯＭ３
のデータそのままで続け、ＡＳＩＣ２からブレーク命令
ＣＣＨが出力されＣＰＵ１はブレーク命令ＣＣＨを読み
込むことになる。
ク命令ＣＣＨを出力する時は、アドレスA0がＬの４００
００番地をレジスタ１１に書き込めばよく、ＯＤＤ番地
でブレーク命令ＣＣＨを出力する時はアドレスA0がＨの
４０００１番地をレジスタ１１に書き込めば、ＣＰＵ１
は４００００番地をバスサイジングで読む時はＲＯＭ３
のデータそのままで続け、４０００１番地をアクセスす
るとＲＯＭ３はディスエーブルになり、ＡＳＩＣ２から
ブレーク命令ＣＣＨが出力されＣＰＵ１はブレーク命令
ＣＣＨを読み込むことになる。同様にＯＤＤ番地でブレ
ーク命令ＣＣＨを出力する時は、ＣＰＵ１は４００００
番地をバスサイジングでアクセスするとＲＯＭ３はディ
スエーブルになり、４０００１番地を読む時はＲＯＭ３
のデータそのままで続け、ＡＳＩＣ２からブレーク命令
ＣＣＨが出力されＣＰＵ１はブレーク命令ＣＣＨを読み
込むことになる。
【００１７】次に、周辺回路を取り込んだＡＳＩＣ内の
ブレークポイントでブレーク命令を送出する回路構成お
よびその動作について説明する。
ブレークポイントでブレーク命令を送出する回路構成お
よびその動作について説明する。
【００１８】図３は、本実施形態におけるＡＳＩＣ内の
一部構成を示す回路図である。
一部構成を示す回路図である。
【００１９】同図において、ブレークポイントレジスタ
１１はブレークポイントを指定するレジスタで、その上
位ビットＭＳＢはイネーブルビットで、コンパレータ１
２に送出される。このビットがＬの時のみ本回路は動作
する。
１１はブレークポイントを指定するレジスタで、その上
位ビットＭＳＢはイネーブルビットで、コンパレータ１
２に送出される。このビットがＬの時のみ本回路は動作
する。
【００２０】指定されたアドレスに対応するブレークポ
イントはＣＰＵ１からのＷＲ命令でブレークポイントレ
ジスタ１１に書き込まれ、レジスタ１１の出力であるブ
レークポイントのアドレスは下位ビットＬＳＢと上位ビ
ットＭＳＢを除きコンパレータ１２に出力され、コンパ
レータ１２でアドレスバス５のＲＯＭ３に入力している
アドレスA1〜A18 比較される。これはＲＯＭ３のアドレ
スが０００００〜７ＦＦＦＦ（図１参照）でA19がＬの
時にこのＲＯＭ３がセレクトされ、またＲＯＭ３のデー
タバス４は１６ビットであるのでアドレスA0は入力され
ない。即ちワード単位でのみアクセスされる。
イントはＣＰＵ１からのＷＲ命令でブレークポイントレ
ジスタ１１に書き込まれ、レジスタ１１の出力であるブ
レークポイントのアドレスは下位ビットＬＳＢと上位ビ
ットＭＳＢを除きコンパレータ１２に出力され、コンパ
レータ１２でアドレスバス５のＲＯＭ３に入力している
アドレスA1〜A18 比較される。これはＲＯＭ３のアドレ
スが０００００〜７ＦＦＦＦ（図１参照）でA19がＬの
時にこのＲＯＭ３がセレクトされ、またＲＯＭ３のデー
タバス４は１６ビットであるのでアドレスA0は入力され
ない。即ちワード単位でのみアクセスされる。
【００２１】いま、コンパレータ１２が入力ネーブル時
にレジスタ１１の内容及びアドレスの両者の一致を検出
すると一致を出力し、ＣＰＵ１へのバスサイジングの信
号／８ビットをＬにする。これでＣＰＵ１はデータバス
４を８ビットとしてデータを取り込むことになる。
にレジスタ１１の内容及びアドレスの両者の一致を検出
すると一致を出力し、ＣＰＵ１へのバスサイジングの信
号／８ビットをＬにする。これでＣＰＵ１はデータバス
４を８ビットとしてデータを取り込むことになる。
【００２２】この時に、ブレークポイントレジスタ１１
の下位ビットＬＳＢとアドレスA0を比較し一致したら、
さらにＲＯＭ３のチップ・セレクト入力信号／ＣＳを発
生させることなく、メモリリード信号／ＭＲＤとの積で
バッファ１３を開き、バッファ１３にあるブレーク命令
ＣＣＨをデータバス４に出力する。このようにして、Ｃ
ＰＵ１はＲＯＭ３のデータの代わりにブレーク命令ＣＣ
Ｈを読み込むものである。
の下位ビットＬＳＢとアドレスA0を比較し一致したら、
さらにＲＯＭ３のチップ・セレクト入力信号／ＣＳを発
生させることなく、メモリリード信号／ＭＲＤとの積で
バッファ１３を開き、バッファ１３にあるブレーク命令
ＣＣＨをデータバス４に出力する。このようにして、Ｃ
ＰＵ１はＲＯＭ３のデータの代わりにブレーク命令ＣＣ
Ｈを読み込むものである。
【００２３】ブレーク命令ＣＣＨはソフトウエアで行う
割り込みで、この割り込みルーチンでモニタプログラム
によりデバックを実行し、レジスタ表示や、シングルス
テップの指定等を行わせる。
割り込みで、この割り込みルーチンでモニタプログラム
によりデバックを実行し、レジスタ表示や、シングルス
テップの指定等を行わせる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
周辺回路を取り込んだＡＳＩＣ内にブレークポイントで
ブレーク命令を送出する回路構成を設けることで、ソフ
トウエアによる割り込みを行うことができ、ＲＯＭを用
いたＣＰＵシステムでもソフトのデバッグが可能になる
という効果がある。
周辺回路を取り込んだＡＳＩＣ内にブレークポイントで
ブレーク命令を送出する回路構成を設けることで、ソフ
トウエアによる割り込みを行うことができ、ＲＯＭを用
いたＣＰＵシステムでもソフトのデバッグが可能になる
という効果がある。
【図１】本発明の実施形態の構成を示すブロック図
【図２】（ａ）奇数バイト、偶数バイトに２分されるデ
ータの様子を示す図、（ｂ）バスサイジングされたデー
タの様子を示す図
ータの様子を示す図、（ｂ）バスサイジングされたデー
タの様子を示す図
【図３】本実施形態におけるＡＳＩＣの内部構成を示す
回路図
回路図
１ ＣＰＵ ２ ＡＳＩＣ ３ ＲＯＭ ４ データバス ５ アドレスバス １１ ブレークポイントレジスタ １２ コンパレータ １３ バッファ
Claims (2)
- 【請求項１】 ＣＰＵがフェッチするメモリのアドレス
をチェックし続け、指定されたアドレスを含む番地をア
クセスするのをチェックしたらバスサイジングを行い、
更に指定された番地をアクセスしたらメモリのアクセス
を行わず、代わりにデータバスにブレイクの命令を送出
しデバッグプログラムの実行に変えることを特徴とする
ＣＰＵのデバッグ方法。 - 【請求項２】 デバックの対象となるプログラムを保有
するＲＯＭ、ＣＰＵ及びその周辺回路を搭載したＡＳＩ
Ｃを具有するＣＰＵデバッグシステムとしてて、前記Ａ
ＳＩＣは、更に、ブレークポイントを記憶するレジスタ
と、前記ブレークポイントのアドレスとデータバスのア
ドレスとの一致を検出するコンパレータと、該コンパレ
ータの検出出力で、データバスのバスサイジングを行
い、さらにブレークポイントのアドレスに従って前記Ｒ
ＯＭにアクセスすることなくデータバスにブレーク命令
を送出する論理回路とを有することを特徴とするＣＰＵ
のデバックシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248795A JPH1185565A (ja) | 1997-09-12 | 1997-09-12 | Ｃｐｕのデバッグ方法およびそのシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248795A JPH1185565A (ja) | 1997-09-12 | 1997-09-12 | Ｃｐｕのデバッグ方法およびそのシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185565A true JPH1185565A (ja) | 1999-03-30 |
Family
ID=17183517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9248795A Pending JPH1185565A (ja) | 1997-09-12 | 1997-09-12 | Ｃｐｕのデバッグ方法およびそのシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526384B1 (ko) * | 2002-05-27 | 2005-11-08 | 가부시끼가이샤 도시바 | 디버그 장치 및 디버그 방법 |
-
1997
- 1997-09-12 JP JP9248795A patent/JPH1185565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526384B1 (ko) * | 2002-05-27 | 2005-11-08 | 가부시끼가이샤 도시바 | 디버그 장치 및 디버그 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080109 |