JP2002055837A - データ処理システム及びその製造方法 - Google Patents
データ処理システム及びその製造方法Info
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Abstract
(57)【要約】
【課題】 複数の不揮発性記憶装置にまたがってプログ
ラムを記憶しておき、そのプログラムに基づいて中央処
理装置がデータ処理を実行する場合において、複数の不
揮発性記憶装置の不整合を確実に判断する。 【解決手段】 ＣＰＵ１６と第１及び第２ＲＯＭ２２，
２４とを含み、第１及び第２ＲＯＭ２２，２４にまたが
って記憶されたプログラムに基づいてＣＰＵ１６がデー
タ処理を実行するデータ処理システム１０において、第
１及び第２ＲＯＭ２２，２４にはそれぞれバージョン情
報が記憶され、前記プログラムは、ＣＰＵ１６に対し、
第１及び第２ＲＯＭ２２，２４のそれぞれに記憶された
バージョン情報に基づき、該第１及び第２ＲＯＭ２２，
２４の整合性を判断させるためのステップを含む。
ラムを記憶しておき、そのプログラムに基づいて中央処
理装置がデータ処理を実行する場合において、複数の不
揮発性記憶装置の不整合を確実に判断する。 【解決手段】 ＣＰＵ１６と第１及び第２ＲＯＭ２２，
２４とを含み、第１及び第２ＲＯＭ２２，２４にまたが
って記憶されたプログラムに基づいてＣＰＵ１６がデー
タ処理を実行するデータ処理システム１０において、第
１及び第２ＲＯＭ２２，２４にはそれぞれバージョン情
報が記憶され、前記プログラムは、ＣＰＵ１６に対し、
第１及び第２ＲＯＭ２２，２４のそれぞれに記憶された
バージョン情報に基づき、該第１及び第２ＲＯＭ２２，
２４の整合性を判断させるためのステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理システム
及びその製造方法に関し、特に複数の不揮発性記憶装置
にまたがって記憶されるプログラムに基づいて中央処理
装置がデータ処理を実行するデータ処理システム及びそ
の製造方法に関する。
及びその製造方法に関し、特に複数の不揮発性記憶装置
にまたがって記憶されるプログラムに基づいて中央処理
装置がデータ処理を実行するデータ処理システム及びそ
の製造方法に関する。
【０００２】
【従来の技術】プログラムを保持するための内部記憶領
域を備えていないＣＰＵ（Central Processing Unit；
中央処理装置）を用いてデータ処理システムを構築する
場合、外部にプログラムＲＯＭ（不揮発性記憶装置）を
設けておき、そこからプログラムを適宜読み出すように
する他はない。このとき、ＣＰＵのデータバス幅より狭
いデータバス幅しか有しないプログラムＲＯＭを用いよ
うとすれば、プログラムＲＯＭから複数回の読み出しに
よりＣＰＵのデータバス幅に対応するデータ量のプログ
ラムを読み出し、それをＣＰＵに供給するか、或いは複
数のプログラムＲＯＭを用意しておき、ＣＰＵのデータ
バスのすべてをいずれかのプログラムＲＯＭに接続し、
ＣＰＵから複数のプログラムＲＯＭに対し、並列にアク
セスできるようにする他はない。
域を備えていないＣＰＵ（Central Processing Unit；
中央処理装置）を用いてデータ処理システムを構築する
場合、外部にプログラムＲＯＭ（不揮発性記憶装置）を
設けておき、そこからプログラムを適宜読み出すように
する他はない。このとき、ＣＰＵのデータバス幅より狭
いデータバス幅しか有しないプログラムＲＯＭを用いよ
うとすれば、プログラムＲＯＭから複数回の読み出しに
よりＣＰＵのデータバス幅に対応するデータ量のプログ
ラムを読み出し、それをＣＰＵに供給するか、或いは複
数のプログラムＲＯＭを用意しておき、ＣＰＵのデータ
バスのすべてをいずれかのプログラムＲＯＭに接続し、
ＣＰＵから複数のプログラムＲＯＭに対し、並列にアク
セスできるようにする他はない。
【０００３】モトローラ社製の６８０２０は３２ビット
のデータバス幅を有する３２ビットＣＰＵであるが、こ
れに１６ビットのデータバス幅しか有しないプログラム
ＲＯＭを接続する場合を例として考える。まず、プログ
ラムＲＯＭを１つ用いる場合、図４（ａ）に示すように
ＣＰＵは１回のアクセスにより４ワード分のプログラム
を読み出そうとするが、同図（ｂ）に示すようにプログ
ラムＲＯＭからは１回のアクセスにより２ワード分のプ
ログラムを読み出すことしかできない。このため、同図
（ａ）に示すようにしてＣＰＵ内にプログラムを展開す
るには、ＣＰＵからの１回の読み出しアクセスに対し、
プログラムＲＯＭから２回の読み出しアクセスにより４
ワード分のプログラムを読み出し、それをＣＰＵに供給
する。一方、プログラムＲＯＭを２つ用いる場合、その
一方をＣＰＵのデータバスの上位１６ビット部分に接続
し、他方をＣＰＵのデータバスの下位１６ビット部分に
接続する。そして、ＣＰＵから読み出しアクセスがある
と、各プログラムＲＯＭがそれぞれ２ワード分のプログ
ラムを供給する。このうち、処理速度の向上を図るため
には、後者の手法を採用するのが有利である。
のデータバス幅を有する３２ビットＣＰＵであるが、こ
れに１６ビットのデータバス幅しか有しないプログラム
ＲＯＭを接続する場合を例として考える。まず、プログ
ラムＲＯＭを１つ用いる場合、図４（ａ）に示すように
ＣＰＵは１回のアクセスにより４ワード分のプログラム
を読み出そうとするが、同図（ｂ）に示すようにプログ
ラムＲＯＭからは１回のアクセスにより２ワード分のプ
ログラムを読み出すことしかできない。このため、同図
（ａ）に示すようにしてＣＰＵ内にプログラムを展開す
るには、ＣＰＵからの１回の読み出しアクセスに対し、
プログラムＲＯＭから２回の読み出しアクセスにより４
ワード分のプログラムを読み出し、それをＣＰＵに供給
する。一方、プログラムＲＯＭを２つ用いる場合、その
一方をＣＰＵのデータバスの上位１６ビット部分に接続
し、他方をＣＰＵのデータバスの下位１６ビット部分に
接続する。そして、ＣＰＵから読み出しアクセスがある
と、各プログラムＲＯＭがそれぞれ２ワード分のプログ
ラムを供給する。このうち、処理速度の向上を図るため
には、後者の手法を採用するのが有利である。
【０００４】
【発明が解決しようとする課題】ＣＰＵに２つのプログ
ラムＲＯＭが接続されたデータ処理システムにおいて、
ソフトウェアの変更をする場合、それら２つのプログラ
ムＲＯＭを差し替えることになる。ところが、手違いに
より両プログラムＲＯＭに整合性がない場合、例えば一
方が改修前のプログラムを格納したものであり、他方が
改修後のプログラムを格納したものである場合、通常は
プログラム実行時にエラーが発生する。ところが、こう
した理由により生じるエラーはプログラム上のエラーと
の判別がつきにくい。また特定処理を行う場合にのみ、
プログラムＲＯＭが不整合であることに起因するエラー
が発生する場合、エラーの存在にユーザが気付くまでに
時間がかかってしまうおそれもある。
ラムＲＯＭが接続されたデータ処理システムにおいて、
ソフトウェアの変更をする場合、それら２つのプログラ
ムＲＯＭを差し替えることになる。ところが、手違いに
より両プログラムＲＯＭに整合性がない場合、例えば一
方が改修前のプログラムを格納したものであり、他方が
改修後のプログラムを格納したものである場合、通常は
プログラム実行時にエラーが発生する。ところが、こう
した理由により生じるエラーはプログラム上のエラーと
の判別がつきにくい。また特定処理を行う場合にのみ、
プログラムＲＯＭが不整合であることに起因するエラー
が発生する場合、エラーの存在にユーザが気付くまでに
時間がかかってしまうおそれもある。
【０００５】本発明は上記課題に鑑みてなされたもので
あって、複数の不揮発性記憶装置にまたがってプログラ
ムを記憶しておき、そのプログラムに基づいて中央処理
装置がデータ処理を実行する場合において、複数の不揮
発性記憶装置の不整合を確実に判断できるデータ処理シ
ステム及びその製造方法を提供することにある。
あって、複数の不揮発性記憶装置にまたがってプログラ
ムを記憶しておき、そのプログラムに基づいて中央処理
装置がデータ処理を実行する場合において、複数の不揮
発性記憶装置の不整合を確実に判断できるデータ処理シ
ステム及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るデータ処理システムは、中央処理装置
と複数の不揮発性記憶装置とを含み、前記複数の不揮発
性記憶装置にまたがって記憶されたプログラムに基づい
て前記中央処理装置がデータ処理を実行するデータ処理
システムにおいて、前記複数の不揮発性記憶装置にはそ
れぞれバージョン情報が記憶され、前記プログラムは、
前記中央処理装置に対し、前記複数の不揮発性記憶装置
のそれぞれに記憶されたバージョン情報に基づき、前記
複数の不揮発性記憶装置の整合性を判断させるためのス
テップを含む、ことを特徴とする。
に、本発明に係るデータ処理システムは、中央処理装置
と複数の不揮発性記憶装置とを含み、前記複数の不揮発
性記憶装置にまたがって記憶されたプログラムに基づい
て前記中央処理装置がデータ処理を実行するデータ処理
システムにおいて、前記複数の不揮発性記憶装置にはそ
れぞれバージョン情報が記憶され、前記プログラムは、
前記中央処理装置に対し、前記複数の不揮発性記憶装置
のそれぞれに記憶されたバージョン情報に基づき、前記
複数の不揮発性記憶装置の整合性を判断させるためのス
テップを含む、ことを特徴とする。
【０００７】本発明によれば、前記不揮発性記憶装置の
それぞれにバージョン情報が記憶される。そして、中央
処理装置は、それらバージョン情報に基づき、不揮発性
記憶装置の不整合を判断するプログラムを実行するの
で、例えば両方の不揮発性記憶装置のバージョン情報が
異なる場合にも、確実にその不整合を判断できる。
それぞれにバージョン情報が記憶される。そして、中央
処理装置は、それらバージョン情報に基づき、不揮発性
記憶装置の不整合を判断するプログラムを実行するの
で、例えば両方の不揮発性記憶装置のバージョン情報が
異なる場合にも、確実にその不整合を判断できる。
【０００８】また、本発明の一態様では、上記システム
は、さらに前記判断の結果を報知する報知手段を含む。
こうすれば、ユーザは容易に不揮発性記憶装置の不整合
を知ることができる。
は、さらに前記判断の結果を報知する報知手段を含む。
こうすれば、ユーザは容易に不揮発性記憶装置の不整合
を知ることができる。
【０００９】また、本発明の一態様では、上記システム
は、さらに前記判断の結果を外部出力するための端子を
含む。こうすれば、外部装置により不揮発性記憶装置の
不整合を知ることができる。
は、さらに前記判断の結果を外部出力するための端子を
含む。こうすれば、外部装置により不揮発性記憶装置の
不整合を知ることができる。
【００１０】さらに、本発明の一態様では、前記プログ
ラムは、前記ステップを前記データ処理に先立って実行
するものである。こうすれば、データ処理の前に不揮発
性記憶装置の不整合を判断できる。このため、データ処
理の途中で不揮発性記憶装置の不整合が判明して、例え
ば該データ処理を一旦中断せざるを得ない事態を未然に
防ぐことができるようになる。
ラムは、前記ステップを前記データ処理に先立って実行
するものである。こうすれば、データ処理の前に不揮発
性記憶装置の不整合を判断できる。このため、データ処
理の途中で不揮発性記憶装置の不整合が判明して、例え
ば該データ処理を一旦中断せざるを得ない事態を未然に
防ぐことができるようになる。
【００１１】また、本発明に係るデータ処理システムの
製造方法は、中央処理装置と複数の不揮発性記憶装置と
を含み、前記複数の不揮発性記憶装置にまたがって記憶
されたプログラムに基づいて前記中央処理装置がデータ
処理を実行するデータ処理システムの製造方法であっ
て、前記複数の不揮発性記憶装置のそれぞれにバージョ
ン情報を記憶させる工程と、前記中央処理装置に対し、
前記複数の不揮発性記憶装置のそれぞれに記憶されたバ
ージョン情報に基づき、前記複数の不揮発性記憶装置の
整合性を判断させるためのステップを含むプログラム
を、前記複数の不揮発性記憶装置にまたがって記憶させ
る工程と、を含むことを特徴とする。
製造方法は、中央処理装置と複数の不揮発性記憶装置と
を含み、前記複数の不揮発性記憶装置にまたがって記憶
されたプログラムに基づいて前記中央処理装置がデータ
処理を実行するデータ処理システムの製造方法であっ
て、前記複数の不揮発性記憶装置のそれぞれにバージョ
ン情報を記憶させる工程と、前記中央処理装置に対し、
前記複数の不揮発性記憶装置のそれぞれに記憶されたバ
ージョン情報に基づき、前記複数の不揮発性記憶装置の
整合性を判断させるためのステップを含むプログラム
を、前記複数の不揮発性記憶装置にまたがって記憶させ
る工程と、を含むことを特徴とする。
【００１２】本発明によれば、複数の不揮発性記憶装置
の不整合を確実に判断できるデータ処理システムを製造
することができる。
の不整合を確実に判断できるデータ処理システムを製造
することができる。
【００１３】また、本発明の一態様では、前記プログラ
ムは前記複数の不揮発性記憶装置のそれぞれにバージョ
ン情報を記憶させるよう記述され、前記バージョン情報
を記憶させる工程は、前記プログラムを前記複数の不揮
発性記憶装置にまたがって記憶させる工程に含まれる。
こうすれば、データ処理システムを速やかに製造するこ
とができる。
ムは前記複数の不揮発性記憶装置のそれぞれにバージョ
ン情報を記憶させるよう記述され、前記バージョン情報
を記憶させる工程は、前記プログラムを前記複数の不揮
発性記憶装置にまたがって記憶させる工程に含まれる。
こうすれば、データ処理システムを速やかに製造するこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面に基づき詳細に説明する。
について図面に基づき詳細に説明する。
【００１５】図１は、本発明の実施の形態に係るデータ
処理システムの構成を示す図である。同図に示すデータ
処理システム１０では、第１ＲＯＭ２２と、第２ＲＯＭ
２４と、ＣＰＵ１６と、ＬＥＤ２０と、外部接続端子１
４と、が基盤上に設けられており、外部端子１４を介
し、例えばパーソナルコンピュータ等により構成される
別体のモニタ装置１２が接続可能となっている。ＣＰＵ
１６は、例えばモトローラ社製の６８０２０であり、３
２ビットＣＰＵであるとともに、プログラムを保持する
ための記憶領域を内部に備えず、代わりに外部に設けら
れたプログラムＲＯＭ（不揮発性記憶装置）である第１
ＲＯＭ２２及び第２ＲＯＭ２４からプログラムを読み出
すようになっている。ＣＰＵ１６のデータバス幅は３２
ビットであり、一度に４ワード分のプログラムをロード
することができる。
処理システムの構成を示す図である。同図に示すデータ
処理システム１０では、第１ＲＯＭ２２と、第２ＲＯＭ
２４と、ＣＰＵ１６と、ＬＥＤ２０と、外部接続端子１
４と、が基盤上に設けられており、外部端子１４を介
し、例えばパーソナルコンピュータ等により構成される
別体のモニタ装置１２が接続可能となっている。ＣＰＵ
１６は、例えばモトローラ社製の６８０２０であり、３
２ビットＣＰＵであるとともに、プログラムを保持する
ための記憶領域を内部に備えず、代わりに外部に設けら
れたプログラムＲＯＭ（不揮発性記憶装置）である第１
ＲＯＭ２２及び第２ＲＯＭ２４からプログラムを読み出
すようになっている。ＣＰＵ１６のデータバス幅は３２
ビットであり、一度に４ワード分のプログラムをロード
することができる。
【００１６】一方、第１ＲＯＭ２２及び第２ＲＯＭ２４
のデータバス幅は１６ビットであり、一度に２ワード分
のプログラムを読み出すことしかできない。そこで、Ｃ
ＰＵ１６のデータバスのうち、上位１６ビット部分には
第１ＲＯＭ２２を接続し、下位１６ビット部分には第２
ＲＯＭ２４を接続している。こうして、ＣＰＵ１６は第
１ＲＯＭ２２及び第２ＲＯＭ２４に並列にアクセスし
て、一度のアクセスで４ワード分のプログラムをロード
することができるようになっている。
のデータバス幅は１６ビットであり、一度に２ワード分
のプログラムを読み出すことしかできない。そこで、Ｃ
ＰＵ１６のデータバスのうち、上位１６ビット部分には
第１ＲＯＭ２２を接続し、下位１６ビット部分には第２
ＲＯＭ２４を接続している。こうして、ＣＰＵ１６は第
１ＲＯＭ２２及び第２ＲＯＭ２４に並列にアクセスし
て、一度のアクセスで４ワード分のプログラムをロード
することができるようになっている。
【００１７】また、ＣＰＵ１６にはＬＥＤ２０が接続さ
れており、ＣＰＵ１６からの制御により点灯又は消灯で
きるようになっている。このＬＥＤ２０は、第１ＲＯＭ
２２及び第２ＲＯＭ２４に整合性がない場合に点灯する
ものであり、ユーザに動作不良の原因が第１ＲＯＭ２２
及び第２ＲＯＭ２４に整合性がない旨を報知するための
ものである。ＬＥＤ２０を７セグメントＬＥＤとし、不
整合の種類やその他のエラー等を識別表示するようにし
てもよい。
れており、ＣＰＵ１６からの制御により点灯又は消灯で
きるようになっている。このＬＥＤ２０は、第１ＲＯＭ
２２及び第２ＲＯＭ２４に整合性がない場合に点灯する
ものであり、ユーザに動作不良の原因が第１ＲＯＭ２２
及び第２ＲＯＭ２４に整合性がない旨を報知するための
ものである。ＬＥＤ２０を７セグメントＬＥＤとし、不
整合の種類やその他のエラー等を識別表示するようにし
てもよい。
【００１８】また、ＣＰＵ１６には外部接続端子１４が
接続されている。この外部接続端子１４は外部のモニタ
装置１２を接続して、該モニタ装置１２からＣＰＵ１６
を直接制御するためのものであり、ＣＰＵ１６が第１Ｒ
ＯＭ２２及び第２ＲＯＭ２４の整合性を判断した場合
に、その判断結果を該モニタ装置１２で見ることができ
る。また、モニタ装置１２にて第１ＲＯＭ２２及び第２
ＲＯＭ２４の記憶内容をダンプ出力することもできる。
こうして、モニタ装置１２からデータ処理システム１０
の状態を詳細に調べることができる。
接続されている。この外部接続端子１４は外部のモニタ
装置１２を接続して、該モニタ装置１２からＣＰＵ１６
を直接制御するためのものであり、ＣＰＵ１６が第１Ｒ
ＯＭ２２及び第２ＲＯＭ２４の整合性を判断した場合
に、その判断結果を該モニタ装置１２で見ることができ
る。また、モニタ装置１２にて第１ＲＯＭ２２及び第２
ＲＯＭ２４の記憶内容をダンプ出力することもできる。
こうして、モニタ装置１２からデータ処理システム１０
の状態を詳細に調べることができる。
【００１９】第１ＲＯＭ２２及び第２ＲＯＭ２４にはＣ
ＰＵ１６が実行するプログラムがまたがって記憶されて
いるが、特に双方にバージョン情報が記憶されている点
が特徴的である。図２は、第１及び第２ＲＯＭ２２，２
４の記憶内容の一部を示す図である。同図（ａ）に示す
ように第１ＲＯＭ２２のアドレスｍには２ワード分のバ
ージョン情報が記憶されており、同図（ｂ）に示すよう
に第２ＲＯＭ２４のアドレスｎには２ワード分のバージ
ョン情報が記憶されている。これらのバージョン情報と
しては、例えばプログラムのバージョンを表すものを採
用することができ、あるプログラムを第１及び第２ＲＯ
Ｍ２２，２４にまたがって記憶するとき、両ＲＯＭには
同じバージョン情報を記憶させる。また、プログラム改
修のときには新たなバージョン情報として、例えば改修
済みのプログラムの（改修前のものとは異なる）バージ
ョンを表すものを採用し、それを第１及び第２ＲＯＭ２
２，２４にそれぞれ記憶しておく。
ＰＵ１６が実行するプログラムがまたがって記憶されて
いるが、特に双方にバージョン情報が記憶されている点
が特徴的である。図２は、第１及び第２ＲＯＭ２２，２
４の記憶内容の一部を示す図である。同図（ａ）に示す
ように第１ＲＯＭ２２のアドレスｍには２ワード分のバ
ージョン情報が記憶されており、同図（ｂ）に示すよう
に第２ＲＯＭ２４のアドレスｎには２ワード分のバージ
ョン情報が記憶されている。これらのバージョン情報と
しては、例えばプログラムのバージョンを表すものを採
用することができ、あるプログラムを第１及び第２ＲＯ
Ｍ２２，２４にまたがって記憶するとき、両ＲＯＭには
同じバージョン情報を記憶させる。また、プログラム改
修のときには新たなバージョン情報として、例えば改修
済みのプログラムの（改修前のものとは異なる）バージ
ョンを表すものを採用し、それを第１及び第２ＲＯＭ２
２，２４にそれぞれ記憶しておく。
【００２０】そして、いずれのバージョンのプログラム
においても第１及び第２ＲＯＭ２２，２４に記憶されて
いるバージョン情報を比較し、両者が一致していない場
合には第１及び第２ＲＯＭ２２，２４が不整合であると
判断し、ＬＥＤ２０を点灯させてその旨をユーザに報知
する。モニタ装置１２が接続されていれば、モニタ装置
１２にもその旨を出力する。こうすれば、プログラム改
修等により複数のバージョンのプログラムの一部（半
分）がそれぞれ記憶されたプログラムＲＯＭが存在する
状況で、誤って異なるバージョンのプログラムをそれぞ
れ記憶した２つのプログラムＲＯＭを、第１及び第２Ｒ
ＯＭ２２，２４としてそれぞれデータ処理システム１０
に取り付けた場合であっても、ユーザはＬＥＤ２０やモ
ニタ装置１２によりそのことを直ちに知ることができ
る。
においても第１及び第２ＲＯＭ２２，２４に記憶されて
いるバージョン情報を比較し、両者が一致していない場
合には第１及び第２ＲＯＭ２２，２４が不整合であると
判断し、ＬＥＤ２０を点灯させてその旨をユーザに報知
する。モニタ装置１２が接続されていれば、モニタ装置
１２にもその旨を出力する。こうすれば、プログラム改
修等により複数のバージョンのプログラムの一部（半
分）がそれぞれ記憶されたプログラムＲＯＭが存在する
状況で、誤って異なるバージョンのプログラムをそれぞ
れ記憶した２つのプログラムＲＯＭを、第１及び第２Ｒ
ＯＭ２２，２４としてそれぞれデータ処理システム１０
に取り付けた場合であっても、ユーザはＬＥＤ２０やモ
ニタ装置１２によりそのことを直ちに知ることができ
る。
【００２１】なお、第１ＲＯＭ２２及び第２ＲＯＭ２４
に同じバージョン情報を記憶するには、例えば前半２ワ
ードと後半２ワードに同じバージョン情報が記述された
連続する４ワード分のデータを、第１ＲＯＭ２２及び第
２ＲＯＭ２４に記憶させるようプログラムを記述するよ
うにすればよい。
に同じバージョン情報を記憶するには、例えば前半２ワ
ードと後半２ワードに同じバージョン情報が記述された
連続する４ワード分のデータを、第１ＲＯＭ２２及び第
２ＲＯＭ２４に記憶させるようプログラムを記述するよ
うにすればよい。
【００２２】図３は、第１ＲＯＭ２２及び第２ＲＯＭ２
４にまたがって記憶され、ＣＰＵ１６により実行される
プログラムのうち、起動時（電源投入時）の処理部分を
説明するフロー図である。同図に示すように、同プログ
ラムによりＣＰＵ１６は、まずデータ処理システム１０
の各部を初期化する（Ｓ１０１）。このとき、ＬＥＤ２
０は消灯させておく。続いて、第１ＲＯＭ２２及び第２
ＲＯＭ２４からそれぞれバージョン情報を読み出す（Ｓ
１０２）。そして、両バージョン情報が一致するか否か
を調べる（Ｓ１０３）。一致しなければ、ＬＥＤ２０を
点灯させて処理を終了する（Ｓ１０４）。一方、一致す
れば、データ処理システム１０の主目的であるデータ処
理を開始する。このように起動時に主目的のデータ処理
に先だって第１及び第２ＲＯＭ２２，２４の整合性を検
査するようにすれば、主目的のデータ処理の途中で第１
及び第２ＲＯＭ２２，２４の不整合が判明する事態を防
ぐことができる。
４にまたがって記憶され、ＣＰＵ１６により実行される
プログラムのうち、起動時（電源投入時）の処理部分を
説明するフロー図である。同図に示すように、同プログ
ラムによりＣＰＵ１６は、まずデータ処理システム１０
の各部を初期化する（Ｓ１０１）。このとき、ＬＥＤ２
０は消灯させておく。続いて、第１ＲＯＭ２２及び第２
ＲＯＭ２４からそれぞれバージョン情報を読み出す（Ｓ
１０２）。そして、両バージョン情報が一致するか否か
を調べる（Ｓ１０３）。一致しなければ、ＬＥＤ２０を
点灯させて処理を終了する（Ｓ１０４）。一方、一致す
れば、データ処理システム１０の主目的であるデータ処
理を開始する。このように起動時に主目的のデータ処理
に先だって第１及び第２ＲＯＭ２２，２４の整合性を検
査するようにすれば、主目的のデータ処理の途中で第１
及び第２ＲＯＭ２２，２４の不整合が判明する事態を防
ぐことができる。
【００２３】
【発明の効果】本発明によれば、複数の不揮発性記憶装
置にそれぞれバージョン情報を記憶し、中央処理装置が
それらバージョン情報に基づいて不揮発性記憶装置の整
合性を判断するので、複数の不揮発性記憶装置の不整合
を確実に判断できる。
置にそれぞれバージョン情報を記憶し、中央処理装置が
それらバージョン情報に基づいて不揮発性記憶装置の整
合性を判断するので、複数の不揮発性記憶装置の不整合
を確実に判断できる。
【図１】 本発明の実施の形態に係るデータ処理システ
ムの構成を示す図である。
ムの構成を示す図である。
【図２】 第１ＲＯＭ及び第２ＲＯＭの記憶内容を示す
図である。
図である。
【図３】 本発明の実施の形態に係るデータ処理システ
ムの起動時の動作を説明するフロー図である。
ムの起動時の動作を説明するフロー図である。
【図４】 データバス幅の狭いプログラムＲＯＭ（不揮
発性記憶装置）からＣＰＵ（中央処理装置）にプログラ
ムをロードする方法を説明する図である。
発性記憶装置）からＣＰＵ（中央処理装置）にプログラ
ムをロードする方法を説明する図である。
１０ データ処理システム、１２ モニタ装置、１４
外部接続端子、１６ＣＰＵ、２０ ＬＥＤ、２２ 第１
ＲＯＭ、２４ 第２ＲＯＭ。
外部接続端子、１６ＣＰＵ、２０ ＬＥＤ、２２ 第１
ＲＯＭ、２４ 第２ＲＯＭ。
Claims (6)
- 【請求項１】 中央処理装置と複数の不揮発性記憶装置
とを含み、前記複数の不揮発性記憶装置にまたがって記
憶されたプログラムに基づいて前記中央処理装置がデー
タ処理を実行するデータ処理システムにおいて、 前記複数の不揮発性記憶装置にはそれぞれバージョン情
報が記憶され、 前記プログラムは、前記中央処理装置に対し、前記複数
の不揮発性記憶装置のそれぞれに記憶されたバージョン
情報に基づき、前記複数の不揮発性記憶装置の整合性を
判断させるためのステップを含む、 ことを特徴とするデータ処理システム。 - 【請求項２】 請求項１に記載のデータ処理システムに
おいて、 さらに前記判断の結果を報知する報知手段を含むことを
特徴とするデータ処理システム。 - 【請求項３】 請求項１又は２に記載のデータ処理シス
テムにおいて、 さらに前記判断の結果を外部出力するための端子を含む
ことを特徴とするデータ処理システム。 - 【請求項４】 請求項１乃至３のいずれかに記載のデー
タ処理システムにおいて、 前記プログラムは、前記ステップを前記データ処理に先
立って実行するものであることを特徴とするデータ処理
システム。 - 【請求項５】 中央処理装置と複数の不揮発性記憶装置
とを含み、前記複数の不揮発性記憶装置にまたがって記
憶されたプログラムに基づいて前記中央処理装置がデー
タ処理を実行するデータ処理システムの製造方法であっ
て、 前記複数の不揮発性記憶装置のそれぞれにバージョン情
報を記憶させる工程と、 前記中央処理装置に対し、前記複数の不揮発性記憶装置
のそれぞれに記憶されたバージョン情報に基づき、前記
複数の不揮発性記憶装置の整合性を判断させるためのス
テップを含むプログラムを、前記複数の不揮発性記憶装
置にまたがって記憶させる工程と、 を含むことを特徴とするデータ処理システムの製造方
法。 - 【請求項６】 請求項５に記載のデータ処理システムの
製造方法において、 前記プログラムは前記複数の不揮発性記憶装置のそれぞ
れにバージョン情報を記憶させるよう記述され、前記バ
ージョン情報を記憶させる工程は、前記プログラムを前
記複数の不揮発性記憶装置にまたがって記憶させる工程
に含まれる、 ことを特徴とするデータ処理システムの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240410A JP2002055837A (ja) | 2000-08-08 | 2000-08-08 | データ処理システム及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240410A JP2002055837A (ja) | 2000-08-08 | 2000-08-08 | データ処理システム及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002055837A true JP2002055837A (ja) | 2002-02-20 |
Family
ID=18731773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240410A Pending JP2002055837A (ja) | 2000-08-08 | 2000-08-08 | データ処理システム及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002055837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026183A (ja) * | 2007-07-23 | 2009-02-05 | Hitachi Ltd | 自動車用電子制御装置 |
-
2000
- 2000-08-08 JP JP2000240410A patent/JP2002055837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026183A (ja) * | 2007-07-23 | 2009-02-05 | Hitachi Ltd | 自動車用電子制御装置 |
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