JPH07191877A - コンピュータデバッグ装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、特定のアドレス、データでのメモリ
乃至は入出力アクセスが発生した時点でコンピュータシ
ステム内蔵のＣＰＵに対しバスアクセスを解放させるこ
とにより一時的に動作を停止させて、かつコンピュータ
システム内部のメモリまたは入出力のアクセスを実現さ
せることのできる、拡張バスインタフェースに接続され
るコンピュータデバッグ装置を構築することを主な特徴
とする。 【構成】デバッグ装置内蔵のラッチ２１は本体内蔵のメ
モリ７、入出力装置６のアクセスサイクル毎に出力され
るアドレス、データ信号を保持しており、条件レジスタ
に設定されてあるアドレス、データ値と常に比較され
る。条件比較回路２２にて条件一致が検出されたとき、
バス制御要求回路２４は拡張バスインタフェース８上の
バス制御要求信号を真にして本体ＣＰＵをホールドす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータ本体と
は双方向の拡張バスインタフェース経由で接続されるコ
ンピュータデバッグ装置に関する。

【０００２】

【従来の技術】コンピュータシステムにおいて、内部動
作を解析するためにＣＰＵの動作を一時的に停止させ、
内部メモリあるいは入出力装置をアクセスすることが頻
繁に行われる。このとき、通常はソフトウェアによるデ
バッガ、あるいはＣＰＵの代わりに動作するインサーキ
ットエミュレータ等のツールを使用する必要があった。

【０００３】

【発明が解決しようとする課題】上述した従来例に従え
ば以下に列挙する欠点を持つ。 （１）ソフトウェアによるデバッガではＣＰＵ動作が停
止しているわけではないのでブレークポイントを設定し
てもデバッガそのものが暴走する等の不具合を生じるこ
とがある。 （２）ＣＰＵ動作を完全に停止させてメモリ、入出力を
アクセスするためにはインサーキットエミュレータを使
用する必要があるが、筐体構造上取り付けが困難である
ことが多い。

【０００４】本発明は上記事情に鑑みてなされたもので
あり、内部メモリ乃至は入出力を双方向の拡張バスイン
タフェースを介して外部の制御装置からアクセスが可能
であるコンピュータシステムにおいて、特定のアドレ
ス、データでのメモリ乃至は入出力アクセスが発生した
時点でコンピュータシステム内蔵のＣＰＵに対しバスア
クセスを解放させることにより一時的に動作を停止させ
て、かつコンピュータシステム内部のメモリまたは入出
力のアクセスを実現させることのできる、上記拡張バス
インタフェースに接続されるコンピュータデバッグ装置
を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のコンピュータデ
バック装置は、コンピュータ本体とは双方向の拡張バス
インタフェース経由で接続され、特定のアドレス、デー
タを検出したときにコンピュータ本体内蔵ＣＰＵのバス
アクセスを一時的に停止させるための条件として、その
アドレス乃至データを保持する条件レジスタと、条件レ
ジスタに設定された値とＣＰＵのバスアクセスのアドレ
ス、データ信号の値を比較する条件比較回路と、条件比
較回路により条件一致が検出されたときにＣＰＵによる
バスアクセスを停止させるためにコンピュータ本体内蔵
のバス調停回路に対しバス制御要求を発するバス制御要
求回路と、上記拡張バスインタフェース経由でコンピュ
ータ本体内蔵のメモリ乃至入出力アクセスを行う拡張バ
ス制御回路と、上記条件レジスタに対する値の設定、な
らびに拡張バス制御回路をコントロールするためのデー
タ処理を外部接続される入出力装置ならびに内蔵メモリ
にプログラムされた内容により実行するＣＰＵで構成さ
れ、特定のアドレスでのメモリまたは入出力アクセスが
生じた際、コンピュータ本体内蔵ＣＰＵにバスを解放さ
せることにより一時的に動作を停止させ、コンピュータ
本体内蔵のメモリまたは入出力アクセスによりデバッグ
を行うことを特徴とする。

【０００６】

【作用】コンピュータデバッグ装置は、拡張バスの制御
権を要求し、バス調停回路経由でコンピュータシステム
内蔵のＣＰＵに対しホールド要求を発する。これをうけ
たＣＰＵは現在のバスアクセスが完了した時点でバスを
解放する。コンピュータデバッグ装置内蔵のラッチはコ
ンピュータシステム内蔵のメモリ７、入出力装置６のア
クセスサイクル毎に出力されるアドレス、データ信号を
保持しており、条件レジスタ（コンピュータシステム内
蔵のメモリ、入出力装置のアクセスにおいて特定のアド
レス、データを検出したときに、コンピュータシステム
内蔵のＣＰＵの実行を一時的に停止させるための条件と
して、そのアドレス、データの値を保持する）の内容と
常に比較されているる。条件比較回路にてこの比較がな
され条件が一致したときにバス制御要求回路は拡張バス
インタフェース上のバス制御要求信号を真にしてコンピ
ュータシステム内蔵ＣＰＵに対しバスの解放を要求す
る。ＣＰＵはホールド許可信号を真にした時点でバスア
クセスを停止するため、メモリからのプログラムフェッ
チ、データアクセスについては以降実行しない。

【０００７】このことにより、コンピュータ内部にＣＰ
Ｕを停止させるための特別なハードウェアを必要とせ
ず、また、インサーキットエミュレータ等ＣＰＵの代わ
りに動作するツールを必要とせずにバスアクセスによる
簡易なブレークポイントを設定でき、かつその時点での
内蔵メモリ、入出力装置のアクセスが可能となる。

【０００８】

【実施例】以下、図面を使用して本発明実施例について
説明する。図１は本発明の実施例を示すブロック図であ
る。

【０００９】図において、符号１はコンピュータシステ
ムであり、ＣＰＵ２を制御中枢として、メモリ７、入出
力装置６等の周辺装置を備えている。内蔵のメモリ７に
格納されたプログラムに従い演算制御乃至は入出力装置
６のコントロールを行うものである。

【００１０】符号３はバス制御回路であり、拡張バス８
（拡張バスインタフェース）のアドレス、データ、コン
トロール信号を制御する。符号４はメモリ７、入出力装
置６および拡張バス８の双方向のアドレス／データ信号
線である。符号５は、メモリ７、入出力装置６および拡
張バス８の双方向のコントロール信号線である。符号８
は拡張バスインタフェースであり、拡張バス上の装置は
このインタフェースを経由してコンピュータシステム内
蔵のメモリ７、入出力装置６をアクセス可能となる。

【００１１】符号９はバス調停回路であり、拡張バスの
制御権を調停する。符号１０はＣＰＵホールド要求信号
が転送される信号線であり、バス調停回路９がＣＰＵ２
のバスアクセスを止めるときに真となる。符号１１はＣ
ＰＵホールド許可信号が転送される制御線であり、ＣＰ
Ｕホールド要求信号をうけてＣＰＵ２がバスアクセスを
止めたときに真となる。符号１２はバス制御要求信号が
転送される制御線であり、拡張バス上の装置がＣＰＵ２
に代わり拡張バスの制御権を要求するときに真となる。
符号１３はバス制御許可信号が転送される制御信号線で
あり、拡張バス上の装置に対して拡張バスの制御権を与
えたいときに真となる。

【００１２】符号１４は本発明のコンピュータデバッグ
装置である。コンピュータデバッグ装置１４は拡張バス
インタフェース８を介してコンピュータシステム１と接
続される。

【００１３】符号１５はコンピュータデバッグ装置内蔵
のＣＰＵであり、コンピュータデバッグ装置に接続され
る入出力装置１７、１８の制御ならびに条件レジスタ２
０に対する値の設定を行うとともに、拡張バス制御回路
１９経由でコンピュータシステム１内蔵のメモリ７、入
出力装置６の内容をアクセス（リード／ライト）する。

【００１４】符号１６はコンピュータデバッグ装置内蔵
のメモリであり、ＣＰＵ１５を制御するプログラムが格
納される。符号１７はキーボード、符号１８はディスプ
レイ装置であり、それぞれ、コンピュータデバッグ装置
１４に対する入力、出力のための手段を提供する。符号
１９は拡張バス制御回路である。

【００１５】この拡張バス制御回路１９は、バス制御要
求回路２４、およびＣＰＵ１５からの制御をうけて拡張
バスインタフェース８のアドレス、データ、コントロー
ルの信号を生成してコンピュータシステム１内部のメモ
リ７、入出力装置６の読みだし、書き込みを制御、実行
する。

【００１６】符号２０は条件レジスタである。条件レジ
スタ２０は、コンピュータフシステム内蔵のＣＰＵ２か
らメモリ７、入出力装置６のアクセスにおいて、特定の
アドレス、データを検出したときにコンピュータシステ
ム内蔵のＣＰＵ２の動作を一時停止させるための条件と
してそのアドレス、データ値を保持する。

【００１７】符号２１はラッチであり、ＣＰＵ２からの
バスアクセス毎にそのアドレス、データを一時ラッチす
る。符号２２は条件比較回路である。この条件比較回路
２２は、ラッチされたアドレス、データを各々条件レジ
スタ２０に設定された値と比較し、ここで比較された結
果（条件一致信号）を出力する。

【００１８】符号２３は条件一致信号が転送される制御
信号線であり、条件レジスタ２０の値とラッチ２１にラ
ッチされた値とが一致したときに真となる。符号２４は
バス制御要求信号が転送される制御信号線であり、条件
一致信号が真となったときに拡張バスインタフェース８
を介してコンピュータシステム１側にバス制御要求信号
を出力し、またバス制御許可信号を受け取る。符号２５
はタイミング生成回路であり、ラッチ２１、条件レジス
タ２０、バス制御要求信号に必要なタイミング信号を生
成しそれぞれに供給する。

【００１９】以下、本発明実施例の動作について説明す
る。

【００２０】コンピュータシステム１において、ＣＰＵ
２はバス制御回路３を介してメモリ７、入出力装置６を
アクセスするが、このときのアドレス、データ信号４お
よびコントロール信号５は拡張バスインタフェース８に
おいて参照することが可能である。

【００２１】また、拡張バス上のコンピュータデバッグ
装置１４はバス調停回路９を介してバスの制御権を獲得
して、拡張バス上のアドレス、データ信号４およびコン
トロール信号５を出力してコンピュータシステ１側のメ
モリ７、入出力装置６をアクセスできる。

【００２２】このとき拡張バス上のコンピュータデバッ
グ装置１４は、バス制御要求信号１２を真にして拡張バ
スの制御権を要求する。

【００２３】バス調停回路９はこれをうけてＣＰＵ２に
対するホールド要求信号１０を真にする。ＣＰＩ２は現
在のバスアクセスが完了した時点でバスを解放するとと
もにホールド許可信号１１を真にする。

【００２４】コンピュータデバッグ装置１４は拡張バス
インタフェース８経由でコンピュータシステム１と接続
される。コンピュータデバッグ装置１４はキーボード１
７、ディスプレイ装置１８等の入出力装置を持つ。ラッ
チ２１はコンピュータシステム内蔵のメモリ７、入出力
装置６のアクセスサイクル毎に出力されるアドレス、デ
ータ信号４をラッチし、これを条件比較回路２２に出力
する。

【００２５】条件レジスタ２０はＣＰＵ１５からリー
ド、ライトが可能であり、コンピュータシステム１内蔵
のメモリ７、入出力装置６のアクセスにおいて特定のア
ドレス、データを検出したときに、コンピュータシステ
ム内蔵のＣＰＵ２の実行を一時的に停止させるための条
件として、そのアドレス、データの値を保持する。

【００２６】条件レジスタ２０の内容は常に条件比較回
路２０に出力されており、ＣＰＵ２の各サイクル毎にラ
ッチされたアドレス、データ信号と比較される。

【００２７】ここで条件が一致した場合、条件一致信号
が真となり、これをうけたバス制御要求回路２４は拡張
バスインタフェース上のバス制御要求信号１２を真にし
てコンピュータシステム内蔵ＣＰＵ２に対しバスの解放
を要求する。

【００２８】ＣＰＵ２はホールド許可信号１１を真にし
た時点でバスアクセスを停止するため、メモリからのプ
ログラムフェッチ、データアクセスについては以降実行
しない。

【００２９】以上の動作説明により、コンピュータデバ
ッグ装置１４は、コンピュータシステム１におけるＣＰ
Ｕ２から特定アドレス、データでのバスサイクルが発生
した時点で以降のＣＰＵ２の動作を一時的に停止させる
ことが可能である。

【００３０】コンピュータデバッグ装置１４がバス制御
権を獲得した後、ＣＰＵ１５は拡張バス制御回路１９を
介してコンピュータシステム１内蔵のメモリ７および入
出力装置６をアクセスできる。コンピュータデバッグ装
置１４に対するデータの入出力はキーボード１７、ディ
スプレイ装置１８を介して行われる。

【００３１】

【発明の効果】以上説明のように本発明は、特定のアド
レスでのメモリまたは入出力アクセスが生じた際、コン
ピュータ本体内蔵ＣＰＵにバスを解放させることにより
一時的に動作を停止させ、コンピュータ本体内蔵のメモ
リまたは入出力アクセスによりデバッグを行うものであ
り、このことにより、コンピュータ内部にＣＰＵを停止
させるための特別なハードウェアを必要とせず、また、
インサーキットエミュレータ等、ＣＰＵの代わりに動作
するツールを必要とせずにバスアクセスによる簡易なブ
レークポイントを設定でき、かつその時点での内蔵メモ
リ、入出力装置のアクセスが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【符号の説明】

１…コンピュータシステム、２…本体ＣＰＵ、６…入出
力装置、７…メモリ、８…拡張バスインタフェース、９
…バス調停回路、１４…コンピュータデバッグ装置、１
５…デバッグＣＰＵ、１９…拡張バス制御回路、２０…
条件レジスタ、２１…ラッチ、２２…条件比較回路、２
４…バス要求回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 コンピュータ本体とは双方向の拡張バス
   インタフェース経由で接続され、特定のアドレスでのメ
   モリまたは入出力アクセスが生じた際、コンピュータ本
   体内蔵ＣＰＵにバスを解放させることにより一時的に動
   作を停止させ、コンピュータ本体内蔵のメモリまたは入
   出力アクセスによりデバッグを行うことを特徴とするコ
   ンピュータデバッグ装置。
2. 【請求項２】 特定のアドレス、データを検出したとき
   にコンピュータ本体内蔵ＣＰＵのバスアクセスを一時的
   に停止させるための条件として、そのアドレス乃至デー
   タを保持する条件レジスタと、条件レジスタに設定され
   た値とＣＰＵのバスアクセスのアドレス、データ信号の
   値を比較する条件比較回路と、条件比較回路により条件
   一致が検出されたときにＣＰＵによるバスアクセスを停
   止させるためにコンピュータ本体内蔵のバス調停回路に
   対しバス制御要求を発するバス制御要求回路と、上記拡
   張バスインタフェース経由でコンピュータ本体内蔵のメ
   モリ乃至入出力アクセスを行う拡張バス制御回路と、上
   記条件レジスタに対する値の設定、ならびに拡張バス制
   御回路をコントロールするためのデータ処理を外部接続
   される入出力装置ならびに内蔵メモリにプログラムされ
   た内容により実行するＣＰＵを具備することを特徴とす
   るコンピュータデバッグ装置。