JPS60132249A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60132249A JPS60132249A JP58240361A JP24036183A JPS60132249A JP S60132249 A JPS60132249 A JP S60132249A JP 58240361 A JP58240361 A JP 58240361A JP 24036183 A JP24036183 A JP 24036183A JP S60132249 A JPS60132249 A JP S60132249A
- Authority
- JP
- Japan
- Prior art keywords
- program
- address
- storage part
- interrupt
- additional storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、たとえば制御用データ処理装置におけるプロ
グラム開発等を容易にするため、プログラム中の所望の
命令語毎に必要に応して割り込み処理を行うことができ
るように構成されたデータ処理装置に関する。
グラム開発等を容易にするため、プログラム中の所望の
命令語毎に必要に応して割り込み処理を行うことができ
るように構成されたデータ処理装置に関する。
（ｂ）技術の背景
コンピュータシステムの入出力装置をはしめ各種の電子
機器の制御には、マイクロコンピュータ等のデータ処理
装置を用い、制御対象機器に対する各種制御命令のシー
ケンスをプログラムという形で記憶装置に記憶すること
によって、複雑かつ多様な制御が容易に行われるように
なった。
機器の制御には、マイクロコンピュータ等のデータ処理
装置を用い、制御対象機器に対する各種制御命令のシー
ケンスをプログラムという形で記憶装置に記憶すること
によって、複雑かつ多様な制御が容易に行われるように
なった。
このような装置においては、プログラムの開発あるいは
修正等にも制御用として使用するデータ処理装置を用い
るのが普通である。
修正等にも制御用として使用するデータ処理装置を用い
るのが普通である。
また、たとえばプログラムの開発は試行錯誤的に行うこ
とか多く、このような場合には、プログラム中のある命
令を実行したとき、調査のために制御を一時中断して試
験用プログラムを実行させたり各部の状態を表示装置に
表示するなど１本来の制御とは異なる別の制御を行う必
要がしばしば生じる。このため、データ処理装置には所
望のステップ毎に割込み信号を発生させるための手段が
設けられている。
とか多く、このような場合には、プログラム中のある命
令を実行したとき、調査のために制御を一時中断して試
験用プログラムを実行させたり各部の状態を表示装置に
表示するなど１本来の制御とは異なる別の制御を行う必
要がしばしば生じる。このため、データ処理装置には所
望のステップ毎に割込み信号を発生させるための手段が
設けられている。
（Ｃ）従来技術と問題点
前記割込み信号を発生させるための手段として。
従来２本来のプログラムを中断させたい命令語のアドレ
スを予めセントするレジスフと、前記レジスタの内容と
中央処理装置が発生したアドレスとを比較し両者が一致
したとき一致信号を発生するための比較回路とを設番ノ
、前記比較回路が発生ずる一致信号を割込み信号として
利用するものがある。
スを予めセントするレジスフと、前記レジスタの内容と
中央処理装置が発生したアドレスとを比較し両者が一致
したとき一致信号を発生するための比較回路とを設番ノ
、前記比較回路が発生ずる一致信号を割込み信号として
利用するものがある。
しかしながら２割込み信号を発生させたい命令語が格納
されているアドレスの数に応じてレジスフおよび比較回
路を設ける必要があるので１部品数が増大するという欠
点がある。
されているアドレスの数に応じてレジスフおよび比較回
路を設ける必要があるので１部品数が増大するという欠
点がある。
またプログラム中の１ステツプの命令を実行する度に例
外処理を行うための割込み信号を発生ずる割込み信号発
生回路を設け、中央処理装置の１ステツプ毎の処理結果
のチェックを行うものがある。
外処理を行うための割込み信号を発生ずる割込み信号発
生回路を設け、中央処理装置の１ステツプ毎の処理結果
のチェックを行うものがある。
しかしながらこの方法では、可変語長式データ処理装置
のような、１ステツプの命令毎にその開始または終了の
タイミング信号を発生しない方式のデータ処理装置にお
いては、このタイミング信号を得るために複雑なタイミ
ング信号発生回路を設けなければならないという欠点が
ある。
のような、１ステツプの命令毎にその開始または終了の
タイミング信号を発生しない方式のデータ処理装置にお
いては、このタイミング信号を得るために複雑なタイミ
ング信号発生回路を設けなければならないという欠点が
ある。
さらに、中央処理装置のアドレスデータをナトレスが有
効になる度毎に、またはある条件が成立する度に記憶し
、アドレスデータのトレースを行うものがある。
効になる度毎に、またはある条件が成立する度に記憶し
、アドレスデータのトレースを行うものがある。
しかしながら、プログラムの開発あるいは修正に使用す
るためには、多量のメモリを準備するか。
るためには、多量のメモリを準備するか。
条件を判定するための回路を設ける必要があり。
ハードウェアが増大するという欠点がある。
（ｄ）発明の目的
本発明の目的は、簡単な回路構成によって、プログラム
の開発あるいは修正等に必要な割込み信号を発生するこ
とのできるデータ処理装置を提供することにある。
の開発あるいは修正等に必要な割込み信号を発生するこ
とのできるデータ処理装置を提供することにある。
（ｅ）発明の構成
すなわぢ１本発明になるデータ処理装置は、誤り検出ビ
ットまたは誤り訂正符号ビットを含むデータまたは命令
語と割り込み制御ビットとをアドレス毎に記憶するよう
に構成された記憶装置と。
ットまたは誤り訂正符号ビットを含むデータまたは命令
語と割り込み制御ビットとをアドレス毎に記憶するよう
に構成された記憶装置と。
前記記憶装置の割込み制御ビ・７トの書込み制御を行う
書込み制御回路とを備えたものである。
書込み制御回路とを備えたものである。
（ｆ）発明の実施例
以下２本発明の要旨を実施例によって具体的に説明する
。
。
図は本発明一実施例の構成を示すブロック図であり、１
は中央処理装置（ＣＰＵ）、２と３は誤り検出ビットま
たは娯り訂正符号ビットを含むデータまたは命令語と割
り込み制御ビットとをアドレス毎に記憶するように構成
された記憶装置を構成し、２は誤り検出ビットまたは誤
り訂正符号ビットを含むデータまたは命令語を記憶する
主記憶部部、３は割り込み制御ビットを記憶する付加記
憶部、４は付加記憶部３に対する割り込み制御ビットの
書込み制御を行う書込み制御回路、Ａはアドレス線、Ｂ
はデータ線、Ｃは割込み線、Ｄは制御信号線である。
は中央処理装置（ＣＰＵ）、２と３は誤り検出ビットま
たは娯り訂正符号ビットを含むデータまたは命令語と割
り込み制御ビットとをアドレス毎に記憶するように構成
された記憶装置を構成し、２は誤り検出ビットまたは誤
り訂正符号ビットを含むデータまたは命令語を記憶する
主記憶部部、３は割り込み制御ビットを記憶する付加記
憶部、４は付加記憶部３に対する割り込み制御ビットの
書込み制御を行う書込み制御回路、Ａはアドレス線、Ｂ
はデータ線、Ｃは割込み線、Ｄは制御信号線である。
以上のような構成によって、たとえば開発中の制御用プ
ログラムの試験を行う場合には、まず。
ログラムの試験を行う場合には、まず。
対象とする制御用プログラムを主記憶部２に格納し２次
いで、プログラムを中断させたい命令語のアドレスに対
応する付加記憶部３のアドレスに対し、中央処理装置１
および書込み制御回路４を介し割込み制御ピントを書き
込む。
いで、プログラムを中断させたい命令語のアドレスに対
応する付加記憶部３のアドレスに対し、中央処理装置１
および書込み制御回路４を介し割込み制御ピントを書き
込む。
すなわち、アクセスされた付加記憶部３の出力が割込み
線Ｃによって中央処理装置１に接続されており、付加記
憶部３が発生する割り込み制御ビットによって中央処理
装置１に割込みを発生させることにより、試験用プログ
ラムの実行その他開発保守の機能を動作させる。
線Ｃによって中央処理装置１に接続されており、付加記
憶部３が発生する割り込み制御ビットによって中央処理
装置１に割込みを発生させることにより、試験用プログ
ラムの実行その他開発保守の機能を動作させる。
付加記憶部３への割り込み制御ピントの書込みは、まず
、中央処理装置１から、書込み制御回路４の制御ビット
に対しアドレス線Ａとデータ線Ｂを介してモードの設定
を行い２次に主記憶部２にアクセスすることによって、
書込み制御面［ｉ！＆４の前記制御ビットに設定したモ
ードにしたがって。
、中央処理装置１から、書込み制御回路４の制御ビット
に対しアドレス線Ａとデータ線Ｂを介してモードの設定
を行い２次に主記憶部２にアクセスすることによって、
書込み制御面［ｉ！＆４の前記制御ビットに設定したモ
ードにしたがって。
アクセスされた付加記憶部３のアドレスに対し制御信号
線りを介し割り込み制御ピッｌ−の書込ゐを行う。
線りを介し割り込み制御ピッｌ−の書込ゐを行う。
このようにして、制御プログラム中の任意のステップに
おいて割込み信号を発生し、試験用プログラムの実行あ
るいは表示装置による表示、その他プログラマの希望に
応じた制御を行うことができる。
おいて割込み信号を発生し、試験用プログラムの実行あ
るいは表示装置による表示、その他プログラマの希望に
応じた制御を行うことができる。
（ｇ）発明の詳細
な説明したように１本発明によれば、簡単な回路構成に
よって、プログラム中の所望のステップで割込み信号を
発生させることができる。
よって、プログラム中の所望のステップで割込み信号を
発生させることができる。
図は本発明一実施例の構成を示すプロソーク図である。
図中、２は主記憶部、３は付加記憶部、４は書込み制御
回路である。 ２ つ
回路である。 ２ つ
Claims (1)
- 誤り検出ピントまたは誤り訂正符号ビ・ノドを含むデー
タまたは命令語と割り込み制御ビ・ノドとをアドレス毎
に記憶するように構成された記憶装置と、前記記憶装置
の割込み制御ビ・ノドの書込み制御を行う書込み制御回
路とを備えることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240361A JPS60132249A (ja) | 1983-12-20 | 1983-12-20 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240361A JPS60132249A (ja) | 1983-12-20 | 1983-12-20 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132249A true JPS60132249A (ja) | 1985-07-15 |
Family
ID=17058343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240361A Pending JPS60132249A (ja) | 1983-12-20 | 1983-12-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132249A (ja) |
-
1983
- 1983-12-20 JP JP58240361A patent/JPS60132249A/ja active Pending
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