JPH05241911A - ハードウェア制御命令トレース回路 - Google Patents
ハードウェア制御命令トレース回路Info
- Publication number
- JPH05241911A JPH05241911A JP4008062A JP806292A JPH05241911A JP H05241911 A JPH05241911 A JP H05241911A JP 4008062 A JP4008062 A JP 4008062A JP 806292 A JP806292 A JP 806292A JP H05241911 A JPH05241911 A JP H05241911A
- Authority
- JP
- Japan
- Prior art keywords
- hardware control
- instruction
- circuit
- hardware
- control instruction
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【目的】障害やエラーの発生時における追跡調査及び障
害解析を容易にする。 【構成】上位装置からのハードウェアの制御命令を格納
するハードウェア制御レジスタＡ４，５Ｂと、これらに
書き込まれる命令を履歴として記憶するハードウェア制
御命令記憶回路１と、ハードウェア制御レジスタＡ４，
５Ｂのいずれかを選択する選択状況を履歴として記憶す
るレジスタ選択状況記憶回路２と、上位装置によるハー
ドウェア制御レジスタＡ４、又は５Ｂへの書き込み命令
に伴い、ハードウェア制御命令記憶回路１及びレジスタ
選択状況記憶回路２に対し履歴の書き込みを指示する記
憶指示制御回路とから構成される。
害解析を容易にする。 【構成】上位装置からのハードウェアの制御命令を格納
するハードウェア制御レジスタＡ４，５Ｂと、これらに
書き込まれる命令を履歴として記憶するハードウェア制
御命令記憶回路１と、ハードウェア制御レジスタＡ４，
５Ｂのいずれかを選択する選択状況を履歴として記憶す
るレジスタ選択状況記憶回路２と、上位装置によるハー
ドウェア制御レジスタＡ４、又は５Ｂへの書き込み命令
に伴い、ハードウェア制御命令記憶回路１及びレジスタ
選択状況記憶回路２に対し履歴の書き込みを指示する記
憶指示制御回路とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ハードウェアの制御用
レジスタの制御命令トレース回路に関する。
レジスタの制御命令トレース回路に関する。
【０００２】
【従来の技術】従来、ハードウェアの制御命令トレース
回路としては、ファームウェア実行アドレスを記憶する
アドレストレーサがあり、このファームウェア実行アド
レスを順次記憶する。そして、ハードウェアの制御命令
もそのアドレスだけアドレストレーサの中に記憶してい
た。
回路としては、ファームウェア実行アドレスを記憶する
アドレストレーサがあり、このファームウェア実行アド
レスを順次記憶する。そして、ハードウェアの制御命令
もそのアドレスだけアドレストレーサの中に記憶してい
た。
【０００３】
【発明が解決しようとする課題】上述した従来のハード
ウェア制御命令トレース回路では、ファームウェアの実
行アドレスを記憶するだけのアドレストレーサしか備え
ていないため、上位装置（プロセッサ）が障害やエラー
等を検出し、ハードウェアの制御命令を必要とする場合
には、アドレストレーサによりアドレスを調べ、更にそ
のアドレスからハードウェアの制御命令を調べていた。
ウェア制御命令トレース回路では、ファームウェアの実
行アドレスを記憶するだけのアドレストレーサしか備え
ていないため、上位装置（プロセッサ）が障害やエラー
等を検出し、ハードウェアの制御命令を必要とする場合
には、アドレストレーサによりアドレスを調べ、更にそ
のアドレスからハードウェアの制御命令を調べていた。
【０００４】このように、アドレストレーサに記憶され
ているアドレスだけでは、障害やエラー等の追跡調査が
困難になるという欠点がある。
ているアドレスだけでは、障害やエラー等の追跡調査が
困難になるという欠点がある。
【０００５】
【課題を解決するための手段】本発明は、上位装置が出
力するハードウェアの制御命令を格納する複数のハード
ウェア制御レジスタを有し、前記制御命令を追跡するた
めのハードウェア制御命令トレース回路であって、前記
複数のハードウェア制御レジスタに書き込まれた命令を
履歴として記憶するハードウェア制御命令記憶回路と、
前記複数のハードウェア制御レジスタのいずれかを選択
する選択状況を履歴として記憶するレジスタ選択状況記
憶回路と、上位装置から前記複数のハードウェア制御レ
ジスタへの書き込み命令に伴い、前記ハードウェア制御
命令記憶回路及び前記レジスタ選択状況記憶回路に対し
て書き込みを指示する記憶指示制御回路とを備える。
力するハードウェアの制御命令を格納する複数のハード
ウェア制御レジスタを有し、前記制御命令を追跡するた
めのハードウェア制御命令トレース回路であって、前記
複数のハードウェア制御レジスタに書き込まれた命令を
履歴として記憶するハードウェア制御命令記憶回路と、
前記複数のハードウェア制御レジスタのいずれかを選択
する選択状況を履歴として記憶するレジスタ選択状況記
憶回路と、上位装置から前記複数のハードウェア制御レ
ジスタへの書き込み命令に伴い、前記ハードウェア制御
命令記憶回路及び前記レジスタ選択状況記憶回路に対し
て書き込みを指示する記憶指示制御回路とを備える。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。本実施例のハードウェア制御命令トレース回路
は、図１に示すように、ハードウェア制御レジスタＡ
４，ハードウェア制御レジスタＢ５と、これらのハード
ウェア制御レジスタＡ４，Ｂ５に書き込まれた命令を履
歴として記憶するハードウェア制御命令記憶回路１と、
レジスタの選択状況を履歴として記憶するレジスタ選択
状況記憶回路２と、上位装置（プロセッサ）からのハー
ドウェア制御レジスタＡ４、又はＢ５への書き込み命令
に伴い、これと同時にハードウェア制御命令記憶回路１
及びレジスタ選択状況記憶回路２に対しそれぞれ書き込
みの指示を行う記憶指示制御回路３とから構成される。
である。本実施例のハードウェア制御命令トレース回路
は、図１に示すように、ハードウェア制御レジスタＡ
４，ハードウェア制御レジスタＢ５と、これらのハード
ウェア制御レジスタＡ４，Ｂ５に書き込まれた命令を履
歴として記憶するハードウェア制御命令記憶回路１と、
レジスタの選択状況を履歴として記憶するレジスタ選択
状況記憶回路２と、上位装置（プロセッサ）からのハー
ドウェア制御レジスタＡ４、又はＢ５への書き込み命令
に伴い、これと同時にハードウェア制御命令記憶回路１
及びレジスタ選択状況記憶回路２に対しそれぞれ書き込
みの指示を行う記憶指示制御回路３とから構成される。
【０００８】次に、本実施例の動作について説明する。
【０００９】まず、プロセッサからの書き込み命令２０
及びレジスタ選択信号３０により、ハードウェア制御レ
ジスタＡ４、又はＢ５に対しデータバス１０から送られ
たデータの書き込みが行われる。これと同時に書き込み
命令２０を受け取った記憶指示制御回路３は、ハードウ
ェア制御命令記憶回路１及びレジスタ選択状況記憶回路
２に対し記憶指示イネーブル信号４０を送出する。これ
により、ハードウェア制御命令記憶回路１はデータバス
１０上のデータを記憶し、かつレジスタ選択状況記憶回
路２はレジスタ選択信号３０から受け取った選択情報を
それぞれ記憶する。また、記憶指示制御回路３はアドレ
スカウンタを備えており、上記動作によって、ハードウ
ェア制御命令及びレジスタ選択状況を順次記憶する。た
だし、プロセッサが障害又はエラー等を検出した場合に
は、書き込み命令２０が停止されまた、記憶指示制御回
路３からの指示も停止するため、記憶動作は停止する。
及びレジスタ選択信号３０により、ハードウェア制御レ
ジスタＡ４、又はＢ５に対しデータバス１０から送られ
たデータの書き込みが行われる。これと同時に書き込み
命令２０を受け取った記憶指示制御回路３は、ハードウ
ェア制御命令記憶回路１及びレジスタ選択状況記憶回路
２に対し記憶指示イネーブル信号４０を送出する。これ
により、ハードウェア制御命令記憶回路１はデータバス
１０上のデータを記憶し、かつレジスタ選択状況記憶回
路２はレジスタ選択信号３０から受け取った選択情報を
それぞれ記憶する。また、記憶指示制御回路３はアドレ
スカウンタを備えており、上記動作によって、ハードウ
ェア制御命令及びレジスタ選択状況を順次記憶する。た
だし、プロセッサが障害又はエラー等を検出した場合に
は、書き込み命令２０が停止されまた、記憶指示制御回
路３からの指示も停止するため、記憶動作は停止する。
【００１０】
【発明の効果】以上説明したように、本発明のハードウ
ェア制御命令トレース回路は、複数のハードウェア制御
レジスタに書き込まれた命令を履歴として記憶するハー
ドウェア制御命令記憶回路と、これら２つのレジスタの
いずれかを選択する選択状況を履歴として記憶するレジ
スタ選択状況記憶回路とを備えることにより、プロセッ
サが装置の障害やエラーを検出した場合、その時点から
以前に関しては、２つの記憶回路の記憶容量分のハード
ウェア制御命令の履歴情報が格納されるため、障害やエ
ラーの追跡調査が容易になるという効果がある。
ェア制御命令トレース回路は、複数のハードウェア制御
レジスタに書き込まれた命令を履歴として記憶するハー
ドウェア制御命令記憶回路と、これら２つのレジスタの
いずれかを選択する選択状況を履歴として記憶するレジ
スタ選択状況記憶回路とを備えることにより、プロセッ
サが装置の障害やエラーを検出した場合、その時点から
以前に関しては、２つの記憶回路の記憶容量分のハード
ウェア制御命令の履歴情報が格納されるため、障害やエ
ラーの追跡調査が容易になるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ ハードウェア制御命令記憶回路 ２ レジスタ選択状況記憶回路 ３ 記憶指示制御回路 ４ ハードウェア制御レジスタＡ ５ ハードウェア制御レジスタＢ １０ データバス ２０ 書き込み命令 ３０ レジスタ選択信号 ４０ 記憶指示イネーブル信号
Claims (1)
- 【請求項１】 上位装置が出力するハードウェアの制御
命令を格納する複数のハードウェア制御レジスタを有
し、前記制御命令を追跡するためのハードウェア制御命
令トレース回路であって、 前記複数のハードウェア制御レジスタに書き込まれた命
令を履歴として記憶するハードウェア制御命令記憶回路
と、前記複数のハードウェア制御レジスタのいずれかを
選択する選択状況を履歴として記憶するレジスタ選択状
況記憶回路と、上位装置から前記複数のハードウェア制
御レジスタへの書き込み命令に伴い、前記ハードウェア
制御命令記憶回路及び前記レジスタ選択状況記憶回路に
対して書き込みを指示する記憶指示制御回路とを備える
ことを特徴とするハードウェア制御命令トレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008062A JPH05241911A (ja) | 1992-01-21 | 1992-01-21 | ハードウェア制御命令トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008062A JPH05241911A (ja) | 1992-01-21 | 1992-01-21 | ハードウェア制御命令トレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241911A true JPH05241911A (ja) | 1993-09-21 |
Family
ID=11682861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008062A Withdrawn JPH05241911A (ja) | 1992-01-21 | 1992-01-21 | ハードウェア制御命令トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241911A (ja) |
-
1992
- 1992-01-21 JP JP4008062A patent/JPH05241911A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |