JPH04343132A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータ或はその
他の機器に用いることができる中央演算処理装置に関す
る。

【０００２】

【従来の技術】中央演算処理装置は一般にＣＰＵ等と呼
ばれ、コンピュータ等の中枢で動作する装置として知ら
れている。図３に従来の中央演算処理装置（以下ＣＰＵ
と称す）の概略の構成を示す。図中１はＣＰＵの全体を
指す。ＣＰＵ１はコントローラ１Ａと、マイクロシーケ
ンサ１Ｂと、メモリ１Ｃと、ハードウェア群１Ｄとによ
って構成される。

【０００３】メモリ１Ｃにはマイクロ命令と、マイクロ
シーケンス制御命令とが記憶され、マイクロシーケンサ
１Ｂから与えられるアドレス信号によって任意のアドレ
スのマイクロ命令と、マイクロシーケンス制御命令とが
読出される。マイクロシーケンス制御命令はマイクロシ
ーケンサ１Ｂに入力される。マイクロシーケンサ１Ｂは
コントローラ１Ａの制御の下でメモリ１Ｃから読出され
て入力されたマイクロシーケンス制御命令を基に、次に
マイクロ命令を読出すべきアドレスを算出し、その算出
したアドレスをメモリ１Ｃに与え、次のマイクロ命令と
マイクロシーケンス制御命令とを読出す。メモリから読
出されるマイクロ命令はハードウェア群１Ｄと、コント
ローラ１Ａとに与えられ、コントローラ１Ａとハードウ
ェア群１Ｄが制御される。ハードウェア群１Ｄはレジス
タ、カウンタ、加算器等で構成されハードウェア群１Ｄ
がマイクロ命令に従って動作することによりプログラム
が実行される。

【０００４】２はクロック発生器を示す。このクロック
発生器２から出力されるクロックによってＣＰＵ１は所
定のタイミング周期で動作する。ＣＰＵは一般にＩＣ化
される場合が普通である。然し乍ら特殊用途のＣＰＵは
コントローラ１Ａに、マイクロシーケンサ１Ｂ、メモリ
１Ｃ、ハードウェア群１Ｄを個別のＩＣで構成し、全体
でＣＰＵを構成する場合もある。

【０００５】このような場合、ハードウェア群１Ｄの内
に動作速度が速いものと、遅いものとが混在することに
なる。例えばメモリはアドレスのアクセスに時間が掛る
から単なるレジスタ等と比較して動作速度が遅くなる。

【０００６】

【発明が解決しようとする課題】従来は、ハードウェア
群の中で最も遅いハードウェアを基準にクロックのタイ
ミング周期を決定している。従って高速動作可能なハー
ドウェアも全て遅い速度で動作しているから全体として
動作が遅くなってしまう欠点がある。この発明の目的は
ＣＰＵ内のハードウェアを全て最適速度で動作させ、全
体として動作速度を高速化しようとするものである。

【０００７】

【課題を解決するための手段】この発明ではマイクロプ
ログラムを格納するメモリの各アドレスにタイミング周
期を規定するタイミング制御データを書込む冗長ビット
領域を設け、この冗長ビット領域に各ハードウェアに適
したタイミング周期を与えるタイミング制御データを書
込み、このタイミング制御データによってクロック発生
器のクロック発生周期を制御するように構成する。

【０００８】従ってこの発明によれば、マイクロ命令と
タイミング制御データとを対にして読出すことができる
。よって各マイクロ命令毎に動作タイミングを制御する
ことができ、マイクロ命令ブロック毎に動作速度を規定
することができる。この結果マイクロ命令ブロックによ
って動作するハードウェアを特定してタイミング制御を
行なうことができるから、各ハードウェアに最適な速度
で動作させることができ、全体として高速動作が可能と
なる。

【０００９】

【実施例】図１にこの発明の一実施例を示す。図中１は
ＣＰＵ、１Ａはコントローラ、１Ｂはシーケンサ、１Ｃ
はマイクロ命令を記憶したメモリ、１Ｄはマイクロ命令
によって動作するハードウェア群を示す。この発明にお
いてはメモリ１Ｃにマイクロ命令とシーケンス制御命令
に加えてタイミング制御データを設ける。これらマイク
ロ命令と、シーケンス制御命令と、タイミング制御デー
タは図２に示すように、メモリ１Ｃ内の各アドレスから
読出されるデータの例えば上位Ｎビットをマイクロ命令
に割当て、Ｎビット以下のＭビットをマイクロシーケン
ス制御命令に割当て、下位の２ビットをタイミング制御
データに割当てることができる。

【００１０】シーケンス制御命令とタイミング制御デー
タはシーケンサ１Ｂに入力され、シーケンサ１Ｂを制御
すると共に、タイミング制御データはクロック発生器２
に入力し、クロック発生器２のクロックの発生周期を制
御する。タイミング制御データに２ビットを割当たとす
ると、２ビットのデータによって「００」、「０１」「
１０」、「１１」の４種の制御を行なうことができる。 例えば「００」で通常の周期、「０１」で第１高速周期
、「１０」で第２高速周期、「１１」で第３高速周期の
ように通常の周期に加えて３種の高速周期を設定するこ
とができる。

【００１１】このように通常周期に加えて３種の高速周
期を用意することにより、動作速度が最も遅い、例えば
メモリ１Ｃを動作させるマイクロ命令が書込まれるアド
レスに書込むタイミング制御データを「００」とし、こ
のタイミング制御データによってクロック発生器２から
通常の周期のタイミングクロックを発生させる。また高
速動作が可能なハードウェアを応答可能な速度別にブロ
ック化し、このブロック化したハードウェアを指定して
動作させる。このときそのマイクロ命令が書込まれたア
ドレスにこれらブロック化されたハードウェアに適した
周期のタイミング制御データを書込むことにより、各ハ
ードウェアをそれぞれ最適な動作速度で動作させること
ができる。

【００１２】

【発明の効果】この発明によればハードウェア群１Ｄ内
のメモリ１Ｃを除くほとんどのハードウェアが第１高速
周期から第３高速周期で動作可能とすれば全体として動
作速度を速くすることができる。この結果高速動作可能
なＣＰＵを得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図。

【図２】この発明の要部の構造を説明するための図

【図
３】従来の技術を説明するためのブロック図

【符号の説明】

１　　　　中央演算処理装置 ２　　　　クロック発生器 １Ａ　　　　コントローラ １Ｂ　　　　マイクロシーケンサ １Ｃ　　　　メモリ １Ｄ　　　　ハードウェア群

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マイクロシーケンサと、このマイクロ
   シーケンサから出力されるアドレス信号によりアクセス
   されてマイクロ命令が読出されるメモリと、このメモリ
   から読出されるマイクロ命令によって制御されて動作し
   、上記マイクロシーケンサの動作を制御するコントロー
   ラと、このコントローラの動作タイミングを規定するタ
   イミングクロックを与えるクロック発生器とによって構
   成される中央演算処理装置において、上記メモリの各ア
   ドレスにタイミング制御データの書込領域を設け、この
   書込領域の各アドレスに書込まれたマイクロ命令に従っ
   て動作するハードウェアの動作速度に適した周期を規定
   するタイミング制御データを書込み、このタイミング制
   御データによって上記クロック発生器のクロック発生周
   期を変更制御し、このクロック発生周期の変更制御によ
   って中央演算処理装置内の各ハードウェアを最適動作速
   度で動作させるように構成した中央演算処理装置。