JPS62293452A - メモリｉｃ診断回路 - Google Patents
メモリｉｃ診断回路Info
- Publication number
- JPS62293452A JPS62293452A JP61137399A JP13739986A JPS62293452A JP S62293452 A JPS62293452 A JP S62293452A JP 61137399 A JP61137399 A JP 61137399A JP 13739986 A JP13739986 A JP 13739986A JP S62293452 A JPS62293452 A JP S62293452A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- memory
- pattern data
- diagnostic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims description 7
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明はメモリＩＣ診断回路に関し、特に大型中央処理
装置や磁気ディスクキャッシュメモリ等の大容量記憶回
路のメモリＩＣの良否を診断するメモリＩＣ診断回路に
関する。
装置や磁気ディスクキャッシュメモリ等の大容量記憶回
路のメモリＩＣの良否を診断するメモリＩＣ診断回路に
関する。
「従来の技術〕
従来、この種のメモリＩＣ診断回路は、マイクロプロセ
ッサを使用し、マイクロプログラムにより所定の診断パ
ターンデータを発生し、この診断パターンデータをメモ
リＩＣへ書込み、その後で読出して書込み前の診断パタ
ーンデータと比較する構成になっていた。
ッサを使用し、マイクロプログラムにより所定の診断パ
ターンデータを発生し、この診断パターンデータをメモ
リＩＣへ書込み、その後で読出して書込み前の診断パタ
ーンデータと比較する構成になっていた。
上述した従来のメモリＩＣ診断回路は診断パターンデー
タの発生、読出し及びデータの比較等をマイクロプロセ
ッサを使用しマイクロプログラムによって行っているの
で、そのマイクロプログラムの処理速度が遅い場合には
その診断時間が大幅にかかるという欠点があり、又、マ
イクロプログラムの処理速度を向上させて診断時間を短
縮させるためには使用するマイクロプロセッサが高価に
なりすぎるという欠点があった。
タの発生、読出し及びデータの比較等をマイクロプロセ
ッサを使用しマイクロプログラムによって行っているの
で、そのマイクロプログラムの処理速度が遅い場合には
その診断時間が大幅にかかるという欠点があり、又、マ
イクロプログラムの処理速度を向上させて診断時間を短
縮させるためには使用するマイクロプロセッサが高価に
なりすぎるという欠点があった。
本発明の目的は、高価なマイクロプロセッサを使用しな
いで診断時間を短縮することができるメモリＩＣ診断回
路を提供することにある。
いで診断時間を短縮することができるメモリＩＣ診断回
路を提供することにある。
本発明のメモリＩＣ診断回路は、少なくとも１個のメモ
リＩＣを備え、書込・読出信号の書込み指示により診断
パターンデータをこのメモリＩＣに書込み、読出し指示
によりこのメモリＩＣに書込まれた診断パターンデータ
を読出データとして出力する記憶回路と、前記診断パタ
ーンデータを記憶しておき、制御信号のデータ発生指示
によりこの診断パターンデータを出力し、データ比較指
示によりこの診断パターンデータと前記記憶回路からの
読出データとを比較し一致不一致信号を出力するＲＯＭ
回路とを有している。
リＩＣを備え、書込・読出信号の書込み指示により診断
パターンデータをこのメモリＩＣに書込み、読出し指示
によりこのメモリＩＣに書込まれた診断パターンデータ
を読出データとして出力する記憶回路と、前記診断パタ
ーンデータを記憶しておき、制御信号のデータ発生指示
によりこの診断パターンデータを出力し、データ比較指
示によりこの診断パターンデータと前記記憶回路からの
読出データとを比較し一致不一致信号を出力するＲＯＭ
回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、入力切換信号ＩＳにより入力データを切
換える入力データ切換回路１と、少なくとも１個のメモ
リＩＣを備え、書込・読出信号Ｗ／Ｒにより入力データ
切換回路１からのデータをこのメモリＩＣに書込み、ま
た、このメモリＩＣに書込まれたデータを読出データＲ
Ｄとして出力する記憶回路２と、所定の診断パターンデ
ータを記憶しておき、制御信号ＲＣの指示により、診断
パターンデータＴＤを出力する一方、この診断パターン
データＴＤと記憶回路２からの読出データＲＤとを比較
し一致不一致信号ＴＲを出力するＲＯＭ回路３と、入力
切換信号ＩＳ、制御信号Ｒ（Ｅ、書込・読出信号Ｗ／Ｒ
等を出力する制御回路４とを有する構成となっている。
換える入力データ切換回路１と、少なくとも１個のメモ
リＩＣを備え、書込・読出信号Ｗ／Ｒにより入力データ
切換回路１からのデータをこのメモリＩＣに書込み、ま
た、このメモリＩＣに書込まれたデータを読出データＲ
Ｄとして出力する記憶回路２と、所定の診断パターンデ
ータを記憶しておき、制御信号ＲＣの指示により、診断
パターンデータＴＤを出力する一方、この診断パターン
データＴＤと記憶回路２からの読出データＲＤとを比較
し一致不一致信号ＴＲを出力するＲＯＭ回路３と、入力
切換信号ＩＳ、制御信号Ｒ（Ｅ、書込・読出信号Ｗ／Ｒ
等を出力する制御回路４とを有する構成となっている。
第１図において、モード選択信号ＭＳが診断モードでな
いときは、制御回路４は記憶回路２の入力データを通常
の入力データＤ１になるように入力データ切換回路１に
指示し、記憶回路２は通常の入力データＤＩの書込み及
び読出しを行う。
いときは、制御回路４は記憶回路２の入力データを通常
の入力データＤ１になるように入力データ切換回路１に
指示し、記憶回路２は通常の入力データＤＩの書込み及
び読出しを行う。
診断モードがセットされると、制御回路４は入力データ
切換回路１に対して記憶回路２への入力データを診断パ
ターンデータＴＤになるように指示する。また、ＲＯＭ
回路３に対して制御信号ＲＣを送り、制御信号ＲＣの情
報がデータ発生指示のときには、診断パターンデータＴ
Ｄを発生し、入力データ切換回路１を通して記憶回路２
のメモリＩＣに診断パターンデータＴＤを書込む。診断
パターンデータＴＤ書込み後、書込・読出信号Ｗ／Ｒが
読出し指示に変り、記憶回路２から書込まれた診断パタ
ーンデータの読出しが行われ、これと同時に制御回路４
からの制御信号ＲＣがデータ比較指示に変り、書込む前
の診断パターンデータＴＤと読出しデータＲＤとの比較
がＲＯＭ回路３で行われ、一致不一致信号ＴＲが出力さ
れる。
切換回路１に対して記憶回路２への入力データを診断パ
ターンデータＴＤになるように指示する。また、ＲＯＭ
回路３に対して制御信号ＲＣを送り、制御信号ＲＣの情
報がデータ発生指示のときには、診断パターンデータＴ
Ｄを発生し、入力データ切換回路１を通して記憶回路２
のメモリＩＣに診断パターンデータＴＤを書込む。診断
パターンデータＴＤ書込み後、書込・読出信号Ｗ／Ｒが
読出し指示に変り、記憶回路２から書込まれた診断パタ
ーンデータの読出しが行われ、これと同時に制御回路４
からの制御信号ＲＣがデータ比較指示に変り、書込む前
の診断パターンデータＴＤと読出しデータＲＤとの比較
がＲＯＭ回路３で行われ、一致不一致信号ＴＲが出力さ
れる。
なお、上記診断は、記憶回路２のメモリＩＣ全部を１回
で行うこともできるし、また、メモリＩＣ１個づつを個
々に行うこともできる。また、ＲＯＭ回路３に記憶され
る診断パターンデータＴＤは、パターンを変えた複数の
診断パターンデータとすることもでき、この場合には制
御信号ＲＣにこれらの診断パターンデータのうちの何れ
を使用するかを選択する情報を盛込む必要がある。
で行うこともできるし、また、メモリＩＣ１個づつを個
々に行うこともできる。また、ＲＯＭ回路３に記憶され
る診断パターンデータＴＤは、パターンを変えた複数の
診断パターンデータとすることもでき、この場合には制
御信号ＲＣにこれらの診断パターンデータのうちの何れ
を使用するかを選択する情報を盛込む必要がある。
以上説明したように本発明は、簡単なＲＯＭ回路に診断
パターンデータを記憶させておき、この診断パターンデ
ータとこの診断パターンデータを一旦メモリＩＣに書込
んでから読出したデータとを比較する構成にすることに
より、高価なマイクロプロセッサを使用しないでメモリ
ＩＣの診断時間を短縮できる効果がある。
パターンデータを記憶させておき、この診断パターンデ
ータとこの診断パターンデータを一旦メモリＩＣに書込
んでから読出したデータとを比較する構成にすることに
より、高価なマイクロプロセッサを使用しないでメモリ
ＩＣの診断時間を短縮できる効果がある。
第１図は本発明の一実施例を示すブロック図である。
■・・・入力データ切換回路、２・・・記憶回路、３・
・・ＲＯＭ回路、４・・・制御回路。 ｌ′″″ ′、 ・−一゛ ・）Ｉ″
・・ＲＯＭ回路、４・・・制御回路。 ｌ′″″ ′、 ・−一゛ ・）Ｉ″
Claims (1)
- 少なくとも１個のメモリＩＣを備え、書込・読出信号の
書込み指示により診断パターンデータをこのメモリＩＣ
に書込み、読出し指示によりこのメモリＩＣに書込まれ
た診断パターンデータを読出データとして出力する記憶
回路と、前記診断パターンデータを記憶しておき、制御
信号のデータ発生指示によりこの診断パターンデータを
出力し、データ比較指示によりこの診断パターンデータ
と前記記憶回路からの読出データとを比較し一致不一致
信号を出力するＲＯＭ回路とを有することを特徴とする
メモリＩＣ診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137399A JPS62293452A (ja) | 1986-06-12 | 1986-06-12 | メモリｉｃ診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137399A JPS62293452A (ja) | 1986-06-12 | 1986-06-12 | メモリｉｃ診断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293452A true JPS62293452A (ja) | 1987-12-21 |
| JPH0523449B2 JPH0523449B2 (ja) | 1993-04-02 |
Family
ID=15197745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137399A Granted JPS62293452A (ja) | 1986-06-12 | 1986-06-12 | メモリｉｃ診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258142A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | 診断方式 |
| JP2544494B2 (ja) * | 1988-08-31 | 1996-10-16 | 富士通株式会社 | プログラマブル・ロジックアレイの論理規模拡張構成 |
-
1986
- 1986-06-12 JP JP61137399A patent/JPS62293452A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258142A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | 診断方式 |
| JP2544494B2 (ja) * | 1988-08-31 | 1996-10-16 | 富士通株式会社 | プログラマブル・ロジックアレイの論理規模拡張構成 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523449B2 (ja) | 1993-04-02 |
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