JP2544494B2

JP2544494B2 - プログラマブル・ロジックアレイの論理規模拡張構成

Info

Publication number: JP2544494B2
Application number: JP1509506A
Authority: JP
Inventors: 秀樹首藤; 義文中島; 秀夫住吉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-31
Filing date: 1989-08-30
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16

Description

【発明の詳細な説明】〔技術分野〕本発明は、プログラマブル・ロジックアレイの論理規
模拡張構成に関し、特に１つのロジックアレイ部により
構成される論理回路の規模を複数のロジックアレイ部に
より構成される論理回路規模と等価な規模に拡張するプ
ログラマブル・ロジックアレイの論理規模拡張構成に関
する。

〔背景技術〕

プログラマブル・ロジックアレイ（Programmable Log
ic Array:PLA、以下同じ）は、プログラマブルな論理回
路を実現可能な論理演算用ハードウエアであり、目的に
応じた論理回路を簡単に構成でき、かつ、演算速度を高
速に保つことが可能な論理演算回路である。

第１図にPLAの基本構成例を示す。同図では、簡単の
ため２入力（x₁,x₂）、２出力（y₁,y₂）の論理演算回路
を実現するPLAの例を示してある。

入力x₁は入力バッファ11₁に入力される。入力バッフ
ァ11₁の正論理出力x₁は入力線l₁に、負論理出力x₁は入
力線l₂に出力される。同様に、入力x₂は入力バッファ11
₂に入力される。入力バッファ11₂の正論理出力x₂は入力
線l₃に、負論理出力x₂は入力線l₄に出力される。

一端が負々接地された抵抗12₁,12₂は出力線O₁,O₂を介
して出力バッファ13₁,13₂の入力端子に接続されてい
る。上記の入力線l₁〜l₄及び出力線O₁,O₂の夫々に対し
て、直交する方向に積項線a₁,a₂が配線されている。積
項線a₁,a₂は抵抗14₁,14₂を介してハイレベルの電圧Vcc
が共通に印加されている。

入力線l₁〜l₄及び出力線O₁,O₂と積項線a₁,a₂とが交叉
する各点はPLA叉点15と呼ばれる。また、入力線l₁〜l₄
と積項線a₁,a₂からなる配線群はANDアレイ16と称され
る。更に、出力線O₁,O₂と積項線a₁,a₂からなる配線群は
ORアレイ17と称される。

PLA叉点15のうち所望のPLA叉点を短絡又は開放するこ
とにより、入力x₁,x₂は所望の積和形式の論理式で表わ
される出力y₁,y₂とされて、出力バッファ13₁,13₂から取
り出される。

上記基本構成のPLAにおいて、今、第１図の斜線を付
したPLA又点15の各交叉線を短絡した場合を考える。こ
の場合、積項線a₁が論理１になるのは、入力線l₁の論理
x₁と入力線l₄の論理_２が共に１の場合である。積項線
a₂が論理１になるのは、入力線l₂の論理_１と入力線l₃
の論理x₂が共に１の場合である。更に、出力線O₁が論理
１になるのは、積項線a₁又はa₂の少なくとも一方が論理
１の場合である。また、出力線O₂が論理１になるのは、
積項線a₁が論理１の場合である。従って、出力y₁,y₂と
入力x₁,x₂の関係は、 y₁＝x₁・_２＋_１・x₂ y₂＝x₁・_２となる。

以上の例と同様にして、各PLA叉点15の部分で交叉す
る各交叉線を接続するか否かにより、所望の論理回路を
構成することができる。

第１図のようなPLAを構成する上において、PLA叉点15
の部分を第２図に示すようなヒューズ18で構成した従来
例がある。この場合、製造された段階では全てのPLA叉
点15のヒューズ18は短絡されており、ユーザが使用する
際に、論理回路のプログラム内容に応じた部分のヒュー
ズ18に外部から電流パルスを印加することにより、不要
なPLA叉点15のヒューズ18を溶断させて解放状態とし、
前記ANDアレイ16及びORアレイ17を所望の構築とする。
このように製造段階ではプログラムされておらず、現場
段階でプログラム可能なPLAは、FPLA（field programma
ble logic array）と呼ばれる。

しかし、上記ヒューズ溶断型のFPLAでは、特別な溶断
装置を用いてヒューズ18を溶断することによって論理回
路を設定しているため、利用者が装置に組み込む以前で
しか自由に内容を設定できず、また、溶断後は、内容の
変更ができないという欠点がある。

そこで、この欠点を補うために、ヒューズ18を第３図
に示すように半導体スイッチング素子19に置き替えたPL
Aが知られている。このPLAはメモリ素子に記憶したオン
／オフ情報（以下、叉点情報と呼ぶ）を第３図に示す制
御線20を介して半導体スイッチング素子19を制御するこ
とにより、任意の論理回路を得るFPLAである。このよう
なFPLAをEAPLA（electrically alterable programmable
logic array）と呼ぶ。

このEAPLAは、ヒューズ18を物理的に溶断する構造で
はないため、論理の内容を繰り返し設定・変更可能であ
る。そして、このEAPLAは前記したように、PLAを構成す
るPLA叉点15の数と同じビット数の叉点情報をメモリ素
子に記憶し、論理が変わる毎にメモリ素子の記憶内容を
変更する構造になっている。これにより、１個のEAPLA
で複数の論理回路を実現することができる。

しかし、上記のEAPLAでは、PLA叉点15の総数と等しい
半導体スイッチング素子19の個数により論理回路の規模
が決定されるため、論理回路設計の自由度が低く、ま
た、複雑な論理演算や多種類の論理演算を行なうために
は大規模な構成となるという問題がある。

また、PLAを用いて論理回路を組み立て、その論理回
路の出力を使用して当該論理回路をデバッグする場合、
デバッグする論理回路の規模が大きいと、多数のPLAを
使用しなければならないという問題がある。

更に、従来のEAPLAではメモリ素子に書き込んだ、各P
LA叉点15の半導体スイッチング素子19の叉点情報を変更
することにより論理回路の内容を変更する場合、論理回
路が意図した回路構成に変更されているかのチェックが
予め行なえないという問題がある。

本発明は以上の点に鑑みてなされたもので、１つのロ
ジックアレイ部により構成される論理回路の規模を複数
のロジックアレイ部により構成される論理回路の規模と
等価な規模に拡張するプログラマブル・ロジックアレイ
の論陸規模拡張構成を提供することを目的とする。

〔発明の開示〕

本発明は外部からの論理設定データによりPLA叉点に
設けられた半導体スイッチング素子がスイッチング制御
されることにより論理回路が設定され、入力信号に対し
該設定された論理回路による論理演算を行ない、得られ
た演算結果を出力するロジックアレイ部と、前記論理設
定データが記憶されている記憶手段と、前記記憶手段に
記憶された複数個の論理設定データのうちの一つの論理
設定データの選択を行ないロジックアレイ部へ供給して
ロジックアレイ部の論理回路を設定する切替え設定手段
を有するようにしたものである。

上記入力信号に対し設定手段によりロジックアレイ部
は論理設定を切り替えながら演算を行うため、１つのロ
ジックアレイ部は記憶手段に記憶されている論理設定デ
ータの数と同じ数の論理回路を選択的に構成できる。

また、本発明は上記記憶手段に複数個の論理設定デー
タを予め記憶すると共に、その記憶手段からの論理設定
データを選択出力してロジックアレイ部へ供給する選択
出力手段と、ロジックアレイ部に設定された論理回路に
より演算を行なった結果を一時記憶し、記憶結果をロジ
ックアレイ部の入力又は演算結果出力として出力するラ
ッチ回路と、ラッチ回路からのラッチ信号が供給され、
該ラッチ回路で演算結果をラッチしている期間に前記記
憶手段の中の論理設定データのうち１つを選択し、論理
設定データを書き替える設定手段とを有し、該入力信号
に対し、該設定手段により該ロジックアレイ部の論理設
定データを書き替え、該ロジックアレイ部の演算結果を
該ロジックアレイ部に帰還する構成としたものである。

この発明によれば、ロジックアレイ部で１番目の論理
回路に基づいて論理演算された入力信号は、ラッチ回路
を通して再びロジックアレイ部へ入力され、ここで２番
目の論理回路に基づく論理演算が行なわれる。以下、上
記と同様にして記憶手段に記憶されている複数個の論理
設定データ分だけロジックアレイ部は出力信号が次々と
入力側へ帰還される。このため、１つのロジックアレイ
部で１つの入力信号に対して複数の論理回路による論理
演算が時系列的に行なえる。

また、本発明はロジックアレイ部を複数のブロックに
分割すると共に、記憶手段をブロック数と同数のメモリ
領域に分割し、分割したメモリ領域のうち１のメモリ領
域から読み出した論理設定データと、論理設定データを
ロジックアレイ部の複数のブロックのうち対応するブロ
ックに供給することにより得られるブロック内の半導体
スイッチング素子のオン／オフ情報とを比較して一致／
不一致を検出する良／不良検出部を設けたものである。

これにより、ブロック対応に良／不良が判定できるの
で、不良と判定されたブロックは使用しないようにでき
る。また、この発明によれば、設定した論理設定データ
が誤っている場合にも不良と検出できる。

〔図面の簡単な説明〕

第１図はPLAの基本構成を示す回路図、第２図はPLA叉点のヒューズを示す回路図、第３図はPLA叉点の半導体スイッチング素子を示す回
路図、第４図は本発明の原理を示すブロック図、第５図は本発明の第１実施例のブロック図、第６図は第５図中のセレクタの回路図、第７図は第５図の第１の実施例の動作説明用タイムチ
ャート、第８図は本発明の第２実施例のブロック図、第９図は本発明の第３実施例のブロック図、第10図は第８図及び第９図中のメモリのデータ構造を
示す図、第11図は第９図の要部の動作説明用タイムチャート、第12図は本発明の第４実施例のブロック図、第13A図及び第13B図は夫々第12図のロジックアレイ部
の回路図、第14図は第12図中のセレクタのブロック図、第15図は第12図中のパリティチェッカの回路図、第16図は第15図中のパリティチェッカの動作説明図である。

〔発明を実施するための最良の形態〕

第４図において、ロジックアレイ部21,記憶手段23及
び切替え設定手段24により１つのPLAが構成される。ロ
ジックアレイ部21はPLA叉点に半導体スイッチング素子2
2が設けられており、半導体スイッチング素子22が論理
設定データによりスイッチング制御されることにより、
論理設定データに応じた論理回路が設定される。

記憶手段23は論理設定データを複数予め記憶されてい
る。設定手段24は記憶手段23に記憶されている複数の論
理設定データの中から一の論理設定データを逐次選択出
力してロジックアレイ部21へ供給し、ロジックアレイ部
21の論理回路を切替え設定する。

入力端子25からロジックアレイ部21に入力される入力
信号に対して、ロジックアレイ部21は上記の設定手段24
により論理設定を切替えながら論理演算を施して出力端
子26へ演算結果を出力する。従って、本発明によれば、
単一のロジックアレイ部21により構成される論理回路を
複数の論理回路のうちの一つに切替えることができるた
め、複数のロジックアレイ部により構成される論理回路
の規模と等価な規模に拡張することができる。

次に本発明の各実施例について更に詳細に説明する。
第５図に示す本発明の第１実施例の構成図において、第
４図と同一構成部分には同一符号を付し、その説明を省
略する。第５図において、入力端子31₁,31₂に並列に入
力される入力信号と、入力端子32に入力される制御信号
とは位相同期するようになされている。セレクタ33₁及
び33₂は、ロジックアレイ部21の入力側に設けられてお
り、入力選択回路34を構成している。

レジスタ35及び36は前記記憶手段23を構成している。
レジスタ35はｍビットの第１の論理設定データを予め記
憶しており、またレジスタ36はｍビットの第２の論理設
定データを予め記憶している。レジスタ35及び36の各ｍ
ビットの並列出力論理設定データは、ｍ個のセレクタ37
_l〜37_mにより、どちらか一方が選択出力されてロジック
アレイ部21へ入力され、ロジックアレイ部21内部のPLA
叉点に設けられたｍ個の半導体スイッチング素子（図示
せず）をオン又はオフにスイッチング制御する。これに
より、ロジックアレイ部21はレジスタ35からの第１の論
理設定データ入力時には第１の論理回路構成とされ、レ
ジスタ36からの第２の論理設定データ入力時は第２の論
理回路構成とされる。

ロジックアレイ部21の出力側にはラッチ回路38及び39
が夫々並列に設けられている。ラッチ回路38はロジック
アレイ部11の出力信号を、入力端子32からの制御信号の
立上りでラッチして、入力選択回路34へ帰還する回路
で、インバータ40₁,40₂と、NAND回路41₁,及び42₁の組合
わせからなる第１のフリップフロップと、NAND回路41₂
及び42₂の組合わせからなる第２のフリップフロップと
から構成されている。

また、ラッチ回路39はロジックアレイ部21の出力信号
を、入力端子32からの制御信号の立下りでラッチして、
出力端子46₁,46₂を並列に介してPLAの外部へ出力する回
路で、インバータ43₁,43₂と、NAND回路44₁及び45₁の組
合わせからなる第３のフリップフロップと、NAND回路44
₂及び45₂の組合わせからなる第４のフリップフロップと
から構成されている。

入力選択回路34内のセレクタ33₁,33₂は、制御信号の
レベルに応じて、入力端子31₁,31₂の入力信号とラッチ
回路38内のNAND回路41₁,41₂の出力信号の一方を選択出
力してロジックアレイ部21へ供給する。

ここで、セレクタ33₁,33₂,37_l〜37_mは夫々同一構成
で、例えば第６図に示す如く第１の入力端子51,第２の
入力端子52が夫々２入力AND回路54,55の一方の入力端子
に各々接続され、かつ、制御信号入力端子53（前記制御
信号入力端子32に相当）がインバータ56を介してAND回
路54の他方の入力端子に接続される一方、直接AND回路5
5の他方の入力端子に接続されている。また、AND回路54
及び55の各出力端子に２入力OR回路57を介して出力端子
58に接続されている。

かかる構成により、第６図のセレクタ制御信号がハイ
レベルのときは入力端子52の第２の入力信号を出力端子
58へ出力し、制御信号がローレベルのときは入力端子51
の第１の入力信号を出力端子58へ出力する。

以上の構成の第１実施例では最初に２ビットの入力信
号をロジックアレイ部21へ入力して、レジスタ35の第１
の論理設定データによる第１の論理回路を実行した後、
その第１の論理回路からの２ビットの出力信号のロジッ
クアレイ部21へ入力して、レジスタ36の第２の論理設定
データによる第２の論理回路を実行してラッチ回路39を
通して外部へ出力する。

ただし、本発明は２ビットの入力及び２ビットの出力
に限定されるものではないことは勿論である。入力信号
及び断信号がｌビットの38及び39の各々ｌ個のフリップ
フロップで構成される。

また、本実施例のPLAの入力選択回路34、レジスタ35,
36及びラッチ回路38,39の動作は、タイミング制御回路
（図示せず）からの同一制御信号（クロック信号）によ
り制御されているため、同期して動作するPLAとなって
いる。

次に、本実施例の動作につき、第５図及び第７図と共
に更に詳細に説明する。第７図（Ａ）は入力端子32に入
力される制御信号の波形で、時刻t₁〜t₂の期間ローレベ
ル（Ｌレベル）、時刻t₂〜t₃の期間ハイレベル（Ｈレベ
ル）であり、時刻t₁〜t₃で一周期示す。第４図（Ｂ）は
入力端子31₁と31₂に並列入力される入力信号で、時刻t₃
の直前でＡからＢへ内容が切替わるものとする。

まず、制御信号がＬレベルの期間（t₁〜t₂）において
は、セレクタ33₁及び33₂からは第７図（Ｃ）に示す如く
入力信号Ａが取り出されてロジックアレイ部21に入力さ
れる。一方、このときはセレクタ37_l〜37_mから第７図
（Ｄ）にで示す如くレジスタ35からの第１の論理設定
データが取り出されてロジックアレイ部11に入力され、
ロジックアレイ部21を第１の論理回路に設定する。

これにより、入力信号Ａは、ロジックアレイ部21にお
いて、第１の論理回路による論理演算が実行されて取り
出される。このときのロジックアレイ部21の出力信号
（論理演算結果）は第７図（Ｅ）にＩで示される。

このロジックアレイ部21の出力信号Ｉは、時刻t₂で制
御信号が第７図（Ａ）に示す如くＨレベルに変化した時
に、ラッチ回路38によりラッチされる。すなわち、制御
信号がＬレベルからＨレベルへ切り替わると、NAND回路
41₁,42₁によりインバータ40₁を経た第１出力線からの出
力信号がラッチされ、またNAND回路41₂,42₂によりイン
バータ40₂を経た第２の出力線からの出力信号がラッチ
される。このとき、NAND回路45₁,45₂への制御信号は、
インバータ43₁,43₂により反転されるため、Ｈレベルか
らＬレベルへ切り替わり、NAND回路44₁,45₂,44₂,45₂で
はラッチされない。

また、制御信号がＬレベルからＨレベルへ切り替わる
と、セレクタ37_l〜37_mにより第７図（Ｄ）にで示す如
くレジスタ36の第２の論理設定データが選択され、か
つ、セレクタ33₁,33₂により第７図（Ｃ）に38で示す如
くラッチ回路38からの出力信号（第２の論理演算結果）
が選択される。これにより、ロジックアレイ部21からは
第７図（Ｅ）にIIで示す如く、ラッチ回路38からの第１
論理演算結果に、更に第２の論理設定データによる第２
の論理回路による論理演算を実行して得られた信号が取
り出される。

次に第７図（Ａ）に示す如く時刻t₃で制御信号がＨレ
ベルからＬレベルへ切り替わると、NAND回路45₁,45₂へ
の制御信号は、インバータ43₁,43₂により、Ｌレベルか
らＨレベルへ切り替わるため、時刻t₃より若干遅れた時
刻t₄でNAND回路44₁,45₁により第１出力線からの出力信
号がラッチされ、NAND回路44₂,45₂により第２出力線か
らの出力信号がラッチされて、それぞれ外部へ出力され
る。

これにより、ラッチ回路39から出力端子46₁,46₂へ出
力される出力信号は、第７図（Ｆ）にIIで示す如く時刻
t₄で切替わる。この第７図（Ｆ）に示す出力信号IIは第
７図（Ｅ）にIIで示したロジックアレイ部21の出力信号
と同一であり、また入力信号Ａを第１の論理回路と第２
の論理回路を直列に通して複雑な論理演算を行なって得
られる信号である。

このように、本実施例によれば、制御信号（クロック
信号）の１周期で、２つのレジスタ35,36の論理設定デ
ータによる第１及び第２の論理回路を１つのロジックア
レイ部21により設定することができるため、本実施例は
ロジックアレイ部21の２倍の論理規模を有する。

尚、本実施例では、ロジックアレイ部21の論理規模を
２倍に拡張する場合について述べたが、記憶手段24のレ
ジスタの個数を２個以上設定することにより、２倍以上
に拡張することが可能である。

次に本発明の第２実施例について説明する。第８図に
示す本発明の第２実施例の構成図中、第１図及び第４図
と同一構成部分には同一符号を付し、その説明を省略す
る。第８図において、PLA叉点15における半導体スイッ
チング素子の制御端子は、制御線60を介してデータラッ
チ回路61の出力端に接続されている。

データラッチ回路61は、ロジックアレイ部21内の全て
のPLA叉点15に対応するロジックアレイ論理設定データ6
2をラッチし、制御線60を介して各PLA叉点15に出力す
る。この場合、ロジックアレイ論理設定データ62は、ラ
ンダム・アクセス・メモリ（RAM）63からの読出しデー
タ64が制御回路70からのラッチ用クロック65に従ってラ
ッチされることにより規定される。

RAM63は、ロジックアレイ部21内の全てのPLA叉点15に
対応するロジックアレイ論理設定データ62（読出しデー
タ64）を、複数の論理回路数分予め記憶するメモリであ
る。

ここで、ロジックアレイ部21からの出力y₁,y₂又は初
期設定アドレス66は、アドレスセレクタ67においてセレ
クト信号68に従って選択され、メモリアドレス信号69と
してRAM63のアドレスを指定する。RAM63は、このメモリ
アドレス信号69によって、前記複数の論理設定データの
うち１つの論理設定データを読出しデータ64として出力
する。

なお、この場合、制御回路70からのライトイネーブル
信号ｗがイネーブル状態の場合に上記出力動作が可能で
ある。

第８図において、ロジックアレイ部21の２ビットの出
力y₁,y₂により、４つの論理状態が発生し得る。そこ
で、RAM63に、予め書込み制御信号に従って書込みデー
タとして、ロジックアレイ部21内の全てのPLA叉点15に
対応する論理設定データ62を、状態１〜４の４つの状態
数分記憶させる。

このときの記憶形式を第10図（Ａ）に示す。同図にお
いて、「状態１」と示される領域91には、出力y₁,y₂が
（0,0）の状態の場合に読出しデータ64として出力され
るべき論理設定データ62が記憶される。「状態２」の領
域92には、出力y₁,y₂が（0,1）の状態、「状態３」の領
域93には同じく（1,0）、「状態４」の領域94には同じ
く（1,1）の各状態に場合に対応する論理設定データ62
が記憶されている。

次に本実施例の動作について説明する。上記論理設定
データ62のRAM63への記憶後、まず動作開始時に、制御
回路70からのセレクト信号68により、アドレスセレクタ
67が２ビットの初期設定アドレス66を選択してメモリア
ドレス信号69としてRAM63をアクセスする。またこれと
同時に、制御回路70からのライトイネーブル信号ｗがRA
M63を出力可能状態にする。

これにより、第７図（Ａ）の状態１〜４のうちいずれ
か１つの状態の論理設定データ62が、読出しデータ64と
して出力され、このデータは制御回路70からのラッチ用
クロック65に従って、データラッチ61にラッチされる。

そして、データラッチ回路61から出力される上記論理
設定データ62が、制御線60を介してロジックアレイ部21
内の各PLA叉点15の接続状態を制御し、これによりロジ
ックアレイ部21の１つの論理状態が決定される。

この論理状態で、ライトイネーブル信号ｗがインアク
ティブに戻った後、入力x₁,x₂が入力されるとロジック
アレイ部21において対応する論理演算がなされ、出力
y₁,y₂が確定する。

一方、アドレスセレクタ67において前記初期設定アド
レス66の入力後は、セレクタ信号68は出力y₁,y₂を選択
するように制御している。従って、前記論理演算により
出力y₁,y₂が確定すると、その出力はアドレスセレクタ6
7を介してメモリアドレス信号69としてRAM63をアクセス
する。

ライトイネーブル信号が適当なタイミングでRAM63
を出力可能状態にすることにより、出力y₁,y₂の論理状
態に応じた状態が第10図（Ａ）の状態１〜４のうちから
選択され、読み出しデータ64として出力されてデータラ
ッチ回路61にラッチされ、ロジックアレイ部21の各PLA
叉点15の次の状態が決定される。

このようにして、出力y₁,y₂の論理状態が変化するに
従い、ロジックアレイ部21によって形成される論理回路
の論理も動的に変化してゆく。すなわち、自己の出力状
態で回路の論理状態が遷移するという動作が実現され
る。従って、第10図（Ａ）の状態１〜４のうちどの状態
が選択されるかは、出力y₁,y₂自身に基づいて決定され
るため、状態選択のための特別な状態遷移制御回路は必
要なく、セレクト信号68,ラッチ用クロック65及びライ
トイネーブル信号等のタイミング制御用の簡単な制御
回路70を外部に付けるだけで、ロジックアレイ部21の高
度な論理状態制御を実現できる。

本実施例によれば、出力y₁,y₂の論理状態により、次
の論理演算の種類を指定できるため、多くの種類の論理
演算を行なうために必要な多くのPLAによる論理規模
を、１つのPLAによる論理規模で実現することができ
る。

次に本発明の第３実施例について第９図乃至第11図と
共に説明する。第９図中、第８図と同一構成部分には同
一符号を付し、その説明を省略する。第９図において、
各PLA叉点15の制御線60には、反転増幅器72,73によって
構成されるラッチ回路が接続され、このラッチ回路に
は、ラッチ動作制御用の半導体スイッチング素子74,制
御線75を介して論理設定データ76が入力する。なお、第
９図ではORアレイ78の部分のみ具体的に示してあるが、
ANDアレイ77の部分も各PLA叉点15に対応して同じ構成を
有する。

各制御線75には、ANDアレイ77及びORアレイ78内の各
積項線a₁,a₂毎に、対応する各PLA叉点15に接続する各半
導体スイッチング素子74が共通に接続されている。各制
御線75はドライブバッファ79₁,79₂の各出力に接続され
る。

一方、各半導体スイッチング素子74は、各行毎にデコ
ーダ80から出力される制御線c₁〜c₆によってオン／オフ
制御される。すなわち、デコーダ80によって制御線c₁〜
c₆のうちいずれか１本がアクティブになり、対応する行
の半導体スイッチング素子74が同時にオンとなって、制
御線75を介してその行のラッチ回路（反転増幅器72.7
3）に各論理設定データ76が同時に書き込まれる。

RAM81は、ロジックアレイ部21内の全てのPLA叉点15に
対応する論理設定データ76を、複数の状態数分記憶する
メモリである。

ロジックアレイ部12からの出力y₁,y₂又は初期設定ア
ドレス82は、アドレスセレクタ67においてセレクト信号
68に従って選択され、アドレス制御回路83に入力され
る。アドレス制御回路83は、アドレスセレクタ67からの
１つの入力に対応してPLA叉点15の各行に対応するメモ
リアドレス信号84を順次出力する。

上記メモリアドレス信号84は、RAM81のアドレスを順
次指定し、これによりRAM81からの複数の論理設定デー
タのうち指定された１つの論理設定データを出力する。

なお、この場合、制御回路85からのライトイネーブル
信号ｗがイネーブル状態の場合に上記出力動作が可能で
ある。

また、メモリアドレス信号84は、デコーダ80に入力さ
れて、デコーダ80を動作させる。デコーダ80はアドレス
制御回路83から出力されるゲート信号86に従って、対応
する制御線c₁〜c₆が順次アクティブになる。

本実施例は第８図の第２の実施例の場合と同じく、ロ
ジックアレイ部21の２ビットの出力y₁,y₂により、４つ
の論理状態が発生し得る。そこで、RAM81は、予めロジ
ックアレイ部21内の全てのPLA叉点15に対応する論理設
定データ76を、状態１〜４の４つの状態数分記憶してい
る。

このときの記憶形式を第10図（Ｂ）に示す。同図にお
いて、各状態の領域95〜98内は、第10図（Ｂ）の状態１
の老息95に例として示すように、第６図のロジックアレ
イ部21内の入力線l₁〜l₄及び出力線O₁,O₂の各行に対応
する領域に分割されている。

次に本実施例の動作につき説明する。まず動作開始時
に、制御回路85からのセレクト信号68により、アドレス
セレクタ67が２ビットの初期設定アドレス82を選択す
る。

これにより、アドレス制御回路83は、第10図（Ｂ）の
状態１〜４の領域95〜98のうちいずれか１つの状態の領
域をアクセスする。この場合、メモリアドレス信号84に
より、第９図のロジックアレイ部21内の入力線l₁〜l₄及
び出力線O₁,O₂の各行に対応する領域毎にアクセスす
る。その動作タイミングチャート図を第11図に示す。

まず、制御回路825からのライトイネーブル信号が
第11図（Ｃ）に示す如くローベレルとなり、RAM81を出
力可能状態にする。次にアドレス制御回路83は、アドレ
スセレクタ67の出力によって規定される状態に対応する
RAM81上の領域のうち、ロジックアレイ部21内の入力線l
₁に対応する領域のアドレスをメモリアドレス信号84に
よって指定される。これによりRAM81がアクセスされ、
対応する論理設定データ76がドライブバッファ79₁,79₂
を介して制御線75に出力される。

また、入力線l₁に対応するメモリアドレス信号84はデ
コーダ80に入力される。更に、アドレス制御回路83から
ゲート信号86が第11図（Ｂ）のタイミングで出力され
る。これにより、デコーダ80はゲート信号860）ローア
クティブとなるタイミングで制御線c₁をアクティブにす
る。制御線c₁はANDアレイ77内の入力線l₁の各PLA叉点15
に接続される半導体スイッチング素子をオンにする。

上記動作により、RAM81から出力された論理設定デー
タ76は、入力線l₁の各PLA叉点13に接続されるラッチ回
路（反転増幅器72,73）にラッチされ、その行の各PLA叉
点15の論理状態が確定する。

そして、アドレス制御回路83は、入力線l₂〜l₄及び出
力線O₁,O₂に対応するアドレスを第11図（Ａ）に示すメ
モリアドレス信号84として指定しながら、上記と同様の
動作を繰り返すことにより、第11図（Ｃ）に示すライト
イネーブル信号がローアクティブとなっている期間
で、ロジックアレイ部21内の全てのPLA叉点15の論理状
態が決定されている。

この論理状態で、ライトイネーブル信号がインアク
ティブに戻った後、入力x₁,x₂が入力されることによ
り、ロジックアレイ部21において対応する論理演算がな
され、出力y₁,y₂が確定する。

一方、アドレスセレクタ67において前記初期設定アド
レス82の入力後は、セレクト信号68は出力y₁,y₂を選択
するように制御する。従って、前記論理演算により出力
y₁,y₂が確定すると、その出力はアドレスセレクタ67を
介してアドレス制御回路83に入力される。

そして、ライトイネーブル信号が適当なタイミング
でRAM81を出力可能状態にすることにより、アドレス制
御回路83が前記と同様にして出力y₁,y₂の論理状態に応
じた状態領域の入力線l₁〜l₄及び出力線O₁,O₂の各分割
領域のアドレスをメモリアドレス信号84として指定す
る。これによりRAM81から読み出された論理設定データ7
6が、行単位でロジックアレイ部21内の各PLA叉点15対応
のラッチ回路（反転増幅器72,73）にラッチされ、ロジ
ックアレイ部21の各PLA叉点15の次の状態が決定され
る。

このようにして、本実施例によれば、第２実施例の場
合と同様にして、出力y₁,y₂の論理状態が変化するに従
い、ロジックアレイ部21によって形成される論理回路の
論理も動的に変化してゆき、自己の出力状態での回路の
論理状態が遷移するという動作が実現される。

第８図の第２実施例は、ロジックアレイ部21内の全て
のPLA叉点15に対応する容量のデータラッチ回路61を有
しているのに対して、第９図の第３実施例は、ロジック
アレイ部21内の各PLA叉点15に対応して１つ１つラッチ
回路を有している点が異なる。

また、第２実施例ではデータラッチ回路61はロジック
アレイ部21の外部に設けられるのに対し、第３実施例で
はデータラッチ回路（反転増幅器72,73）は、ロジック
アレイ部21の内部に設けられる点も異なる。

また、本実施例では出力のみに従ってロジックアレイ
部21の論理状態の制御を行うようにしたが、入力のみ又
は出力と入力の双方に従って論理状態を制御するように
してもよい。

以上の第１乃至第３実施例はPLAの論理規模の拡張を
ロジックアレイ部21へ複数個の論理設定データを逐次切
替入力することにより実現している。このため、論理規
模の拡張のためには、ロジックアレイ部21に正確に論理
設定データが設定入力されたか否かをチェックすること
が重要である。次にこのチェックを行なう実施例につい
て説明する。

第12図に示す本発明の第４実施例において、第４図と
同一構成部分には同一符号を付してある。ただし、第12
図には切換え設定手段24に相当す回路部分は第１図乃至
第３実施例のいずれにも適用できるので、便宜上、図示
を省略してある。

第12図において、ロジックアレイ部21は３つのブロッ
ク211,212及び213に分割されている。これらの第１ブロ
ック211,第２ブロック212及び第３ブロック213の良，不
良は、入力端子100からの試験制御信号がハイレベルの
時に後述する動作にて検出される。また記憶手段23を構
成する叉点情報メモリ101は上記のロジックアレイ部21
の第１乃至第３ブロック211,212及び213に対応して３つ
のメモリ領域101a,101b及び101cに分割されている。こ
れら分割メモリ領域101a,101b及び101cは制御線102₁,10
2₂及び102₃を別々に介して対応する第１乃至第３ブロッ
ク211,212及び213へ論理設定データを供給する。これに
より、ロジックアレイ部21は出力端子26へ出力信号を取
り出すと同時に、PLA叉点15に設けられている半導体ス
イッチング素子22のオン／オフ情報である叉点部信号を
出力線103₁〜103₃へ出力する。

出力線103₁〜103₃へ出力された叉点部信号は叉点部信
号セレクタ104に供給する。また、制御線102₁〜102₃へ
出力された論理設定データは叉点情報信号セレクタ105
に供給される。叉点信号セレクタ104と叉点情報信号セ
レクタ105とは、入力端子106からのセレクタ制御信号に
より制御され、各々入力される３つの信号のうちの一つ
を選択してパリティチェッカ107,108へ供給する。比較
器109はパリティチェッカ107及び108によるパリティチ
ェック結果を夫々比較し、一致するときは正常，不一致
のときは不良であることを示す検出信号を出力端子111
へ出力する。すなわち、叉点部信号セレクタ104,叉点情
報信号セレクタ105,ポリティチェッカ107,108及び比較
器109はロジックアレイ部21の各ブロック211,212及び21
3の良／不良検出部110を構成している。

次に第12図の各部の構成について更に詳細に説明す
る。第13A図は第12図のロジックアレイ部21の一実施例
の構成図、第13B図は第13A図の要部の構成図を示す。同
図中、第12図と同一構成部分には同一符号付し、その説
明を省略する。第13A図において、入力端子25₁〜25₃の
入力信号は、入力バッファ115₁〜115₃を介してOR回路11
6₁〜116₃に入力され、このOR回路116₁〜116₃で入力端子
100からの試験制御信号と論理和をとられる。

OR回路116₁〜116₃の出力端子は入力線117₁〜117₃に接
続されている。また、出力線118₁,118₂及び118₃は入力
線117₁,117₂及び117₃に直交して配置され、出力バッフ
ァ119₁,119₂及び119₃を介して出力端子26₁,26₂及び26₃
に接続されている。

上記の入力線117₁〜117₃と出力線118₁〜118₃の交叉点
（PLA叉点15には各々第13B図に示すように半導体スイッ
チング素子22としてトランジスタ120が設けられてい
る。このトランジスタ120のゲートは制御線102（102₁〜
102₃）に接続され、トランジスタ120のドレイン又はソ
ース出力線103（103₁〜103₃）に接続されている。

また、叉点部信号セレクタ104と叉点情報信号セレク
タ105の各々は第14図に示す如き、多入力ｍ＋１出力の
セレクタで構成されている。同図中、ｎはブロック勝数
に１を減じた値（よって、本実施例ではｎ＝２）、ｍ＋
１はデータのビット数,xはｎより大きい最小の２のべき
数を示す。log₂xで表わされるセレクト信号によりiko
（ただし、ｋ＝０〜ｎ）〜ikmが選択されて出力信号O₀
〜O_mとして取り出される。

第15図は第12図のリバティチェッカ107,108の構成を
示す。パリティチェッカ107,108の各々はセレクタ104,1
05から取り出されたｍ＋１ビットの信号をｍ−１個の２
入力排他的論理和回路で不一致検出を行なう回路構成と
されている。

次に上記第12図乃至第15図に示した構成の第４実施例
の動作について説明する。まず、ロジックアレイ部21へ
入力端子100よりハイレベルの試験制御信号が入力され
る。これにより、第13A図のOR回路116₁〜116₃の各出力
信号、すなわち入力線117₁〜117₃の信号はすべてハイレ
ベルに固定される。このため、分割メモリ領域101a〜10
1cから制御線102₁〜102₃を介して入力される論理設定デ
ータが“1"の半導体スイッチング素子22（トランジスタ
120）は、オンとされる。

また、各半導体スイッチング素子22から取り出された
叉点部信号は、叉点部信号セレクタ104へ送出される。
これと同時に、上記論理設定データが叉点情報信号セレ
クタ105へ送出される。叉点信号セレクタ104と叉点情報
信号セレクタ105は、セレクタ制御信号により制御さ
れ、叉点部信号と論理設定データが、ロジックアレイ21
のブロック211〜213と叉点情報メモリ101の分割メモリ
領域101a〜101cに対応して、選択される。

例えば叉点部信号セレクタ104によりロジックアレイ
部21の第１ブロック211の叉点部信号が選択されたとき
は、叉点情報信号セレクタ105により叉点情報メモリ101
の第１メモリ領域101aの論理設定データが選択される。

叉点部信号セレクタ104から出力された信号は、パリ
ティチェッカ107へ送出されて、パリティチェックが行
われる。ポリティチェッカ107によるパリティチェック
結果は、オン状態となっている半導体スイッチング素子
22（120）の個数により決定される。

また、叉点情報信号セレクタ105から出力された信号
は、パリティチェッカ108へ送出されて、パリティチェ
ックが行われる。パリティチェッカ108によるパリティ
チェック結果は、半導体スイッチング素子22（120）を
オンにするため叉点情報信号により決定される。

比較器109において、パリティチェッカ107と108によ
るパリティチェック結果が比較される。これは、実際の
半導体スイッチング素子22（120）がオン状態である個
数と叉点論理設定データが半導体スイッチング素子22
（120）のオンを要求した個数とを比較していることと
等等価である。そして、その個数が異なれば、ロジック
アレイ部21に何らかの不良があるということになり、こ
の場合は、比較器109より出力端子111へ不良検出信号を
出力する。これにより、PLAは自己診断機能を持つこと
ができる。

第16図は不良ブロックが検出されたときの説明図を示
す。同図（Ａ）に示すように、叉点情報メモリ101とロ
ジックアレイ部21がそれぞれ対応して３つのブロックに
分割されている。ここで、第16図（Ｂ）に示すように第
３ブロック213において不良が検出されたとすると、こ
の第３ブロック213に対応する第３メモリ領域101cとロ
ジックアレイ部21の第３ブロック213の使用が禁止され
る。そして、叉点情報メモリ101の第1,第２メモリ領域1
01a,101bにロジックアレイ部21への情報が書き込まれ、
ロジックアレイ部21の第1,第２ブロック211,212により
論理回路が構成される。

ところで、上記の説明はロジックアレイ部21又は叉点
情報メモリ101のハードウェアが不良の場合についての
説明であるが、本実施例はこの場合に限らず、論理設定
データの不良も検出することができる。すなわち、叉点
情報メモリ101に記憶されている論理設定データは第１
乃至第３実施例では複数個（複数種類）あるから、各々
の論理設定データについて順次上記の不良検出を行なう
と、複数個の検出結果が順次得られる。

ロジックアレイ部21又は叉点情報メモリ101のハード
ウェアが不良であるときは、上記複数個の検出結果はす
べて不良を示す。これに対し、上記複数個の論理設定デ
ータのうち特定の論理設定データに誤りがあるときは、
その特定の論理設定データにおける検出結果のみが不良
を示す。これにより、本実施例は論理設定データの不良
検出もできる。

〔産業上の利用可能性〕

以上のように、本発明によれば、複数個の論理設定デ
ータに応じた複数個の論理回路を１つのロジックアレイ
部により設定することができるため、１つのロジックア
レイ部の論理規模を等価的に複数の論理規模に拡張する
ことができる。また、本発明は１つのロジックアレイ部
の出力信号をそのロジックアレイ部の入力側に帰還する
と同時に異なる論理設定データに切換えるため、複数個
の論理設定データによる複数個の論理回路を等価的に継
続接続したときに得られる複雑な論理演算結果を最小限
のハードウェア構成で得ることができる。

また、本発明ではロジックアレイ部の入力信号又は出
力信号の論理状態に応じて複数個の論理設定データを選
択してロジックアレイ部によって形成される論理回路の
構成が変化するようにしたため、複数の論理回路により
得られる複数の演理演算をロジックアレイ部の入力信号
又は出力信号に応じて選択することができ、多種類の演
理演算を最小限のハードウェア構成で実現することがで
きる。

更に、本発明ではロジックアレイ部を複数のブロック
に分割すると共に、論理設定データをロジックアレイ部
に供給するメモリも同じ複数のメモリ領域に分割し、複
数のメモリ領域から読み出した論理設定データを、ロジ
ックアレイ部の複数のブロックに供給し、そのうち対応
する一つのメモリ領域の論理設定データとロジックアレ
イ部の一つのブロック内の半導体スイッチング素子の出
力とを比較することにより、不良の有無を検出している
ため、不良のブロックを除いて論理回路を構成すること
ができ、不良に対する救済装置を確立でき、また効率良
くPLAを使用できる。また、この場合は、論理設定デー
タが正確に切替えられたかのチェックも行なうことがで
きる。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭53−121537（ＪＰ，Ａ) 特開昭62−293452（ＪＰ，Ａ) 特開昭57−206961（ＪＰ，Ａ) 特開昭57−129537（ＪＰ，Ａ) 特開昭54−72949（ＪＰ，Ａ) 特開昭63−1215（ＪＰ，Ａ) 特開昭59−151532（ＪＰ，Ａ) 特開昭56−94432（ＪＰ，Ａ) 特開昭63−30934（ＪＰ，Ａ) 特開昭56−169431（ＪＰ，Ａ) 特開昭59−4329（ＪＰ，Ａ) 特表昭61−501121（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】外部からの論理設定データによりPLA叉点
に設けられた半導体スイッチング素子（22）がスイッチ
ング制御されることにより論理回路が設定され、入力信
号に対し該設定された論理回路による論理演算を行な
い、得られた演算結果を出力するロジックアレイ手段
（21）と、前記論理設定データが予め複数個記憶されている記憶手
段（23）と、該記憶手段（23）から該複数個の論理設定データのうち
一つの論理設定データを選択出力して該ロジックアレイ
手段（21）へ供給する選択出力手段（37_l〜37_m）と、該ロジックアレイ手段（21）に設定された論理回路によ
り演算を行なった結果を一時記憶し、記憶結果を該ロジ
ックアレイ部（21）の入力又は演算結果出力として出力
するラッチ手段（38,29）と、該ラッチ手段（38,39）からのラッチ信号が供給され、
該ラッチ手段（38,39）で演算結果をラッチしている期
間に該記憶手段（23）の中の論理設定データのうち１つ
を選択し、論理設定データを書き替える設定手段（24）
とを有し、該入力信号に対し、該設定手段（24）により該ロジック
アレイ手段（21）の論理設定データを書き替え、該ロジ
ックアレイ手段（21）の演算結果を該ロジックアレイ手
段（21）に帰還することで論理規模の拡張をするプログ
ラマブル・ロジックアレイの論理規模拡張構成であっ
て、前記ラッチ手段は前記ロジックアレイ手段（21）に前記
複数個の論理設定データが順次入力され最後の論理設定
データが記憶手段（23）から選択手段（37_l〜37_m）を介
して入力されたときに該ロジックアレイ手段（21）から
取り出される出力信号をラッチして得た第１のラッチ信
号を外部へ出力し、該最後の論理設定データ以外の他の
論理設定データが記憶手段（23）から選択手段（37_l〜3
7_m）を介して該ロジックアレイ手段（21）へ供給される
毎に該ロジックアレイ手段（21）の出力信号をラッチし
て得た第２のラッチ信号を該ロジックアレイ手段（21）
の入力側へ帰還する手段（38,39）を含み、前記設定手段は、前記複数個の論理設定データのうち１
番目の一つの論理設定データ記憶手段（23）から選択手
段（37_l〜37_m）を介して該ロジックアレイ手段（21）に
入力される期間は該外部からの入力信号を該ロジックア
レイ手段（21）へ選択出力し、２番目以降の論理設定デ
ータが記憶手段（23）から選択手段（37_l〜37_m）を介し
て該ロジックアレイ手段（21）に入力される期間は該第
２のラッチ信号を該ロジックアレイ手段（21）へ選択出
力する入力選択手段（34）を有し、前記記憶手段は各々１つの論理設定データが記憶されて
いる全部で複数個のレジスタ（35,36）からなり、前記
選択出力手段は該複数個のレジスタ（35,36）に各々記
憶されているｍビット（ｍは整数）の論理設定データの
予め割当てられたビットが入力される全部でｍ個のセレ
クタ（37_l〜37_m）からなることを特徴とするプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項２】前記ラッチ手段は、前記ロジックアレイ手
段（21）の出力信号と制御信号とが供給され、前記複数
個の論理設定データのうち最後に切替入力される論理設
定データが入力されるときにレベルが変化する該制御信
号に基づいて、該制御信号のレベル変化時の該ロジック
アレイ手段（21）の出力信号をラッチし、これを出力端
子（46₁,46₂）へ出力する第１のラッチ手段（39）と、
前記ロジックアレイ手段（21）の出力信号と制御信号と
が供給され、該最後に切替入力される論理設定データ以
外の他の論理設定データが記憶手段（23）から該ロジッ
クアレイ手段（21）へ供給される毎に該ロジックアレイ
手段（21）の出力信号をラッチし、これを前記入力選択
手段（34）へ帰還する第２のラッチ手段（38）とよりな
ることを特徴とする請求の範囲第１項記載のプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項３】前記入力選択手段は、入力信号と前記第２
のラッチ手段（38）の出力信号が供給され、制御信号に
応じて該入力信号及び該第２のラッチ手段（38）の出力
信号の一方を選択出力するセレクタ（33₁,33₂）からな
ることを特徴とする請求の範囲第２項記載のプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項４】前記ロジックアレイ手段（21）は複数のブ
ロック（211〜213）に分割され、前記記憶手段（23）は
該ブロック（211〜213）と同数の複数のメモリ領域（10
1a〜101c）に分割され、該複数のメモリ領域（101a〜101c）のうち１つのメモリ
領域から読み出した論理設定データと、該論理設定デー
タを該ロジックアレイ手段（21）の複数のブロック（21
1〜213）のうち対応するブロックに供給することにより
得られる該ブロック内の半導体スイッチング素子（12
0）のオン／オフ情報とを比較して一致／不一致を検出
する良／不良検出手段（110）を設けたことを特徴とす
る請求の範囲第１項記載のプログラマブル・ロジックア
レイの論理規模拡張構成。
【請求項５】前記ロジックアレイ手段（21）は入力バッ
ファ（115₁〜115₃）の出力信号と試験制御信号との論理
和をとり、入力バッファと入力線（117₁〜117₃）との間
に接続されているOR回路手段（116₁〜116₃）を有するこ
とを特徴とする請求の範囲第１項記載のプログラマブル
・ロジックアレイの論理規模拡張構成。
【請求項６】前記半導体スイッチング素子はトランジス
タ（120）であり、該トランジスタ（120）のゲートに前
記論理設定データの１ビットを入力すると共に、前記半
導体スイッチング素子（120）のオン／オフ情報を該ト
ランジスタ（120）のドレイン又はソースから取り出す
ことを特徴とする請求の範囲第１項記載のプログラマブ
ル・ロジックアレイの論理規模拡張構成。
【請求項７】前記良／不良検出手段（110）は、前記ロ
ジックアレイ手段（21）のすべてのブロック（211〜21
3）から取り出される半導体スイッチング素子（120）の
オン／オフ情報が入力される叉点部信号セレクタ（10
4）と、前記複数のメモリ領域（101a〜101c）の各々か
ら読み出した論理設定データが入力される叉点情報信号
セレクタ（105）と、該叉点部信号セレクタ（104）の出
力信号のパリティチェックを行なう第１のパリティチェ
ッカ（107）と、該叉点情報信号セレクタ（105）の出力
信号のパリティチェックを行なう第２のパリティチェッ
カ（108）と、該第１及び第２のパリティチェッカ（10
7,108）の両出力信号の一致／不一致を比較する比較器
（109）とよりなることを特徴とする請求の範囲第４項
記載のプログラマブル・ロジックアレイの論理規模拡張
構成。
【請求項８】前記第１及び第２のパリティチェッカ（10
7,108）は、夫々複数個の排他的論理和回路で構成し、
入力信号の各ビットの値の一致／不一致を判定する請求
の範囲第７項記載のプログラマブル・ロジックアレイの
論理規模拡張構成。
【請求項９】前記叉点情報セレクタ（105）及び前記叉
点部信号セレクタ（104）の各々は、前記メモリ領域（1
01a〜101c）からのｍ＋１ビットの論理設定データ又は
前記ブロック（211〜213）からの半導体スイッチング素
子のｍ＋１ビット（ｍは整数）のオン／オフ情報が同時
に入力され、一つのメモリ領域又は一つのブロックのｍ
＋１ビットの信号を外部から供給されるセレクタ制御信
号に応じて選択出力する多入力ｍ＋１出力のセレクタで
あることを特徴とする請求の範囲第７項記載のプログラ
マブル・ロジックアレイの論理規模拡張構成。
【請求項１０】外部からの論理設定データによりPLA叉
点（15）に設けられた半導体スイッチング素子がスイッ
チング制御されることにより論理回路が設定され、入力
信号に対し該設定された論理回路による論理演算を行な
い、得られた演算結果を出力するロジックアレイ手段
（21）と、前記論理設定データが予め複数個記憶されている記憶手
段（63,81）と、該ロジックアレイ手段（21）の出力信
号及び入力信号の少なくとも一方を該記憶手段（63,8
1）へのアドレス信号として印加し、該出力信号及び入
力信号の少なくとも一方の論理状態に基づく該アドレス
信号の値により該記憶手段（63,81）に記憶されている
複数個の論理設定データのうちの一つの論理設定データ
を該ロジックアレイ手段（21）へ供給する制御手段（6
7,70;67,83,85）と、を有し、前の入力信号と演算の結果に基づき次の入力信
号を演算する論理設定データを決め、PLAの論理規模を
拡張するプログラマブル・ロジックアレイの論理規模拡
張構成。
【請求項１１】前記記憶手段（63,81）はランダム・ア
クセス・メモリ（63）であり、前記制御手段（67,70;6
7,83,85）は、前記ロジックアレイ手段（21）の出力信
号及び入力信号の少なくとも一方と初期設定アドレス
（66）とが入力されるアドレスセレクタ（67）と、該ロ
ジックアレイ手段（21）の動作開始時に該アドレスセレ
クタ（67）より該初期設定アドレス（66）を選択出力さ
せ、該ロジックアレイ手段（21）の初期動作時に該ロジ
ックアレイ手段（21）に設定された論理回路の演算結果
出力後は該アドレスセレクタ（67）より該ロジックアレ
イ手段（21）の出力信号及び入力信号の少なくとも一方
を選択出力させる第２の制御手段（70）とからなること
を特徴とする請求の範囲第10項記載のプログラマブル・
ロジックアレイの論理規模拡張構成。
【請求項１２】前記記憶手段（63,81）から読み出され
た論理設定データを一括してラッチし、前記ロジックア
レイ手段（21）の各PLA叉点の半導体スイッチング素子
に供給するデータラッチ手段（61）を有することを特徴
とする請求の範囲第10項記載のプログラマブル・ロジッ
クアレイの論理規模拡張構成。
【請求項１３】前記制御手段（67,70;67,83,85）は、前
記ロジックアレイ手段（21）の出力信号及び入力信号の
少なくとも一方と初期アドレス（82）とが入力されるア
ドレスセレクタ（67）と、該ロジックアレイ手段（21）
の動作開始時に該アドレスセレクタ（67）より該初期設
定アドレス（82）を選択出力させ、該ロジックアレイ手
段（21）の初期動作時に該ロジックアレイ手段（21）に
設定された論理回路の演算結果出力後は該アドレスセレ
クタ（67）より該ロジックアレイ手段（21）の出力信号
及び入力信号の少なくとも一方を選択出力させる制御回
路（85）と、該アドレスセレクタ（67）の出力信号が供
給され、これを前記記憶手段（81）へアドレス信号とし
て供給すると共に、ゲート信号（86）を出力するアドレ
ス制御回路（83）とからなることを特徴とする請求の範
囲第10項記載のプログラマブル・ロジックアレイの論理
規模拡張構成。
【請求項１４】前記ロジックアレイ手段（21）は、各PL
A叉点（15）に設けられた半導体スイッチング素子の制
御端子の入力側に夫々設けられ、前記論理設定データを
ラッチするラッチ手段（72,73）、該ラッチ手段（72,7
3）と前記記憶手段（81）との間に夫々設けられたラッ
チ動作制御用スイッチング素子手段（74）と、該アドレ
ス制御手段（83）からアドレス信号とゲート信号とが夫
々供給され、該ラッチ動作用スイッチング素子（74）の
うちPLA叉点（15）の同じ行に設けられたラッチ動作制
御用スイッチング素子（74）を同時にオンとし、かつ、
該ラッチ動作制御用スイッチング素子（74）を順次各行
毎に時系列的にオンとするデコーダ手段（80）とを有す
ることを特徴とする請求の範囲第13項記載のプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項１５】前記記憶手段（81）は、前記ロジックア
レイ手段（21）内のすべてのPLA叉点（15）に対応する
論理設定データを予め複数個記憶されたランダム・アク
セス・メモリ（81）であり、該ランダム・アクセス・メ
モリ（81）には該複数個の論理設定データの各々が別々
の領域に記憶され、かつ、各論理設定データが、該ロジ
ックアレイ手段（21）内の複数の入力線及び出力線の各
行に対応する論理設定データ毎に分割して記憶されてい
ることを特徴とする請求の範囲第13項記載のプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項１６】前記ロジックアレイ手段（21）は複数の
ブロック（211〜213）に分割され、前記記憶手段（63）
は該ブロック（211〜213）と同数の複数のメモリ領域
（101a〜101c）に分割され、該複数のメモリ領域（101a〜101c）のうち１つのメモリ
領域から読みだした論理設定データと、該論理設定デー
タを該ロジックアレイ手段（21）の複数のブロック（21
1〜213）のうち対応するブロックに供給することにより
得られる該ブロック内の半導体スイッチング素子（12
0）のオン／オフ情報とを比較して一致／不一致を検出
する良／不良検出手段（110）を設けたことを特徴とす
る請求の範囲第10項記載のプログラマブル・ロジックア
レイの論理規模拡張構成。
【請求項１７】前記ロジックアレイ部（21）は入力バッ
ファ（115₁〜115₃）の出力信号と外部装置から与えられ
る試験制御信号との論理和をとり、入力バッファと入力
線（117₁〜117₃）との間に接続されているOR回路手段
（116₁〜116₃）を有することを特徴とする請求の範囲第
16項記載のプログラマブル・ロジックアレイの論理規模
拡張構成。
【請求項１８】前記半導体スイッチング素子はトランジ
スタ（120）であり、該トランジスタ（120）のゲートに
前記論理設定データの１ビットを入力すると共に、前記
半導体スイッチング素子（120）のオン／オフ情報を該
トランジスタ（120）のドレイン又はソースから取り出
すことを特徴とする請求の範囲第16項記載のプログラマ
ブル・ロジックアレイの論理規模拡張構成。
【請求項１９】前記良／不良検出手段（110）は、前記
ロジックアレイ手段（21）のすべてのブロック（211〜2
13）から取り出される半導体スイッチング素子（120）
のオン／オフ情報が入力される叉点部信号セレクタ（10
4）と、前記複数のメモリ良行（101a〜101c）の各々か
ら読み出した論理設定データが入力される叉点情報信号
セレクタ（105）と、該叉点部信号セレクタ（104）の出
力信号のパリティチェックを行なう第１のパリティチェ
ッカ（107）と、該叉点情報信号セレクタ（105）の出力
信号のパリティチェックを行なう第２のパリティチェッ
カ（108）と、第１及び第２のパリティチェッカ（107,1
08）の両出力信号の一致／不一致を比較する比較器（10
9）とよりなることを特徴とする、請求の範囲第16項記
載のプログラマブル・ロジックアレイの論陸規模拡張構
成。
【請求項２０】前記第１及び第２のパリティチェッカ
（107,108）は、夫々複数個の排他的論理和回路で構成
し、入力信号の各ビットの値の一致／不一致を判定する
ことを特徴とする請求の範囲第16項記載のプログラマブ
ル・ロジックアレイの論陸規模拡張構成。
【請求項２１】前記叉点情報信号セレクタ（105）及び
前記叉点部信号にセレクタ（104）の各々は、前記メモ
リ領域（101a〜101c）からのｍ＋１ビットの論理設定デ
ータ又は前記ブロック（211〜213）からの半導体スイッ
チング素子のｍ＋１ビット（ｍは整数）のオン／オフ情
報が同時に入力され、一つのメモリ領域又は一つのブロ
ックのｍ＋１ビットの信号を外部から供給されるセレク
タ制御信号に応じて選択出力する多入力ｍ＋１出力のセ
レクタであることを特徴とする請求の範囲第16項記載の
プログラマブル・ロジックアレイの論理規模拡張構成。
【請求項２２】外部からの論理設定データによりPLA叉
点に設けられた半導体スイッチング素子（22）がスイッ
チング制御されることにより論理回路が設定され、入力
信号に対し該設定された論理回路による論理演算を行な
い、得られた演算結果を出力するロジックアレイ手段
（21）と、前記論理設定データが予め複数個記憶されている記憶手
段（23）と、該記憶手段（23）に記憶された該複数個の論理設定デー
タのうち一つの論理設定データの選択を行ない該ロジッ
クアレイ手段（21）へ供給して該ロジックレイ手段（2
1）の論理回路を切替え設定する設定手段（24）とを有
し、該入力信号に対し該設定手段（24）により該ロジックア
レイ部（21）の論理設定を切替えながら演算を行なうプ
ログラマブル・ロジックアレイの論理規模拡張構成であ
って、前記ロジックアレイ手段（21）は複数のブロック（211
〜213）に分割され、前記記憶手段（23）は該ブロック
（211〜213）と同数の複数のメモリ領域（101a〜101c）
に分割され、該複数のメモリ領域（101a〜101c）のうち１つのメモリ
領域から読み出した論理設定データと、該論理設定デー
タを該ロジックアレイ手段（21）の複数のブロック（21
1〜213）のうち対応するブロックに供給することにより
得られる該ブロック内の半導体スイッチング素子（12
0）のオン／オフ情報とを比較して一致／不一致を検出
する良／不良検出手段（110）を設けたことを特徴とす
るプログラマブル・ロジックアレイの論理規模拡張構
成。