JPH1144741A - プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法 - Google Patents
プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法Info
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- JPH1144741A JPH1144741A JP9200413A JP20041397A JPH1144741A JP H1144741 A JPH1144741 A JP H1144741A JP 9200413 A JP9200413 A JP 9200413A JP 20041397 A JP20041397 A JP 20041397A JP H1144741 A JPH1144741 A JP H1144741A
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Abstract
(57)【要約】
【課題】試験所要時間を短縮する。
【解決手段】１つのプログラマブルロジックユニットＵ
１１Ａを被試験ブロックとし、これに対し他の１つ以上
のプログラマブルロジックユニットで自己試験回路を構
成するようにプログラムデータをメモリセルブロックＭ
１１、Ｍ１２、・・・にロードし、自己試験回路で被試
験ブロックを試験し、自己試験回路でメモリセルブロッ
クＭ１１の内容を書き換えることにより被試験ブロック
Ｕ１１Ａの機能を変更し、変更された被試験ブロックに
対しても試験を行う。被試験ブロックと自己試験回路と
の組み合わせを変えて、全てのプログラマブルロジック
ユニットを自己試験する。被試験ブロックのメモリセル
ブロックの縦続接続を切り離してメモリセルブロックＭ
１１のシリアルデータ入力端をセル間配線Ｘ１に接続
し、このセル間配線を介して被試験ブロックＵ１１Ａの
メモリセルブロックＭ１１の内容を自己試験回路で書き
換える。
１１Ａを被試験ブロックとし、これに対し他の１つ以上
のプログラマブルロジックユニットで自己試験回路を構
成するようにプログラムデータをメモリセルブロックＭ
１１、Ｍ１２、・・・にロードし、自己試験回路で被試
験ブロックを試験し、自己試験回路でメモリセルブロッ
クＭ１１の内容を書き換えることにより被試験ブロック
Ｕ１１Ａの機能を変更し、変更された被試験ブロックに
対しても試験を行う。被試験ブロックと自己試験回路と
の組み合わせを変えて、全てのプログラマブルロジック
ユニットを自己試験する。被試験ブロックのメモリセル
ブロックの縦続接続を切り離してメモリセルブロックＭ
１１のシリアルデータ入力端をセル間配線Ｘ１に接続
し、このセル間配線を介して被試験ブロックＵ１１Ａの
メモリセルブロックＭ１１の内容を自己試験回路で書き
換える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラムデータ
をメモリに書き込むことにより機能が設定される同一構
成のプログラマブルロジックブロックを複数備えたＰＬ
Ａ（ProgramableLogic Array）、ＣＰＬＤ（Complex Pr
ogramable Logic Device）又はＦＰＧＡ（Field Progra
mable Gate Array）等のプログラマブルロジックデバイ
ス、その故障をプログラマブルロジックデバイス自体で
検出するプログラマブルロジックデバイス試験方法、及
び、プログラマブルロジックデバイス試験用データ作成
方法に関する。
をメモリに書き込むことにより機能が設定される同一構
成のプログラマブルロジックブロックを複数備えたＰＬ
Ａ（ProgramableLogic Array）、ＣＰＬＤ（Complex Pr
ogramable Logic Device）又はＦＰＧＡ（Field Progra
mable Gate Array）等のプログラマブルロジックデバイ
ス、その故障をプログラマブルロジックデバイス自体で
検出するプログラマブルロジックデバイス試験方法、及
び、プログラマブルロジックデバイス試験用データ作成
方法に関する。
【０００２】
【従来の技術】図８は、プログラマブルロジックデバイ
スの一例としてのＦＰＧＡ１０の概略構成を示す。図８
では簡単化のために、３行３列のプログラマブルロジッ
クユニットを備えた構成とし且つＩ／Ｏセルを図示省略
している。ＦＰＧＡ１０は、互いに同一構成の３行３列
のプログラマブルロジックセルＬＣ１１〜ＬＣ３３と、
ロジックセル間を接続するための横方向のセル間配線Ｘ
１〜Ｘ３と縦方向のセル間配線Ｙ１〜Ｙ３とを備えてい
る。セル間配線Ｘ１〜Ｘ３とセル間配線Ｙ１〜３との交
差部（斜線部）及び各プログラマブルロジックセルＬＣ
１１〜ＬＣ３３に接続された配線とセル間配線との交差
部（斜線部）には、マトリックススイッチが配列されて
いる。また、プログラマブルロジックセルＬＣ１１〜Ｌ
Ｃ３３に対応してそれぞれメモリセルブロックＭ１１〜
Ｍ３３が配置され、これらが全体としてシフトレジスタ
を構成するように縦続接続されている。
スの一例としてのＦＰＧＡ１０の概略構成を示す。図８
では簡単化のために、３行３列のプログラマブルロジッ
クユニットを備えた構成とし且つＩ／Ｏセルを図示省略
している。ＦＰＧＡ１０は、互いに同一構成の３行３列
のプログラマブルロジックセルＬＣ１１〜ＬＣ３３と、
ロジックセル間を接続するための横方向のセル間配線Ｘ
１〜Ｘ３と縦方向のセル間配線Ｙ１〜Ｙ３とを備えてい
る。セル間配線Ｘ１〜Ｘ３とセル間配線Ｙ１〜３との交
差部（斜線部）及び各プログラマブルロジックセルＬＣ
１１〜ＬＣ３３に接続された配線とセル間配線との交差
部（斜線部）には、マトリックススイッチが配列されて
いる。また、プログラマブルロジックセルＬＣ１１〜Ｌ
Ｃ３３に対応してそれぞれメモリセルブロックＭ１１〜
Ｍ３３が配置され、これらが全体としてシフトレジスタ
を構成するように縦続接続されている。
【０００３】例えばプログラマブルロジックユニットＵ
１１は、プログラマブルロジックセルＬＣ１１が、一方
では配線Ｙ１１及びマトリックススイッチＳＹ１１を介
してセル間配線Ｘ１に接続され、他方では配線Ｘ１１及
びマトリックススイッチＳＸ１１を介してセル間配線Ｙ
１に接続されている。メモリセルブロックＭ１１の内容
により、プログラマブルロジックセルＬＣ１１の機能が
設定され、マトリックススイッチＳ１１、ＳＸ１１及び
ＳＹ１１の各スイッチ素子のオン／オフが設定される。
１１は、プログラマブルロジックセルＬＣ１１が、一方
では配線Ｙ１１及びマトリックススイッチＳＹ１１を介
してセル間配線Ｘ１に接続され、他方では配線Ｘ１１及
びマトリックススイッチＳＸ１１を介してセル間配線Ｙ
１に接続されている。メモリセルブロックＭ１１の内容
により、プログラマブルロジックセルＬＣ１１の機能が
設定され、マトリックススイッチＳ１１、ＳＸ１１及び
ＳＹ１１の各スイッチ素子のオン／オフが設定される。
【０００４】試験装置２０は、ＦＰＧＡ１０内の故障、
例えば配線の断線や短絡、スイッチ素子やメモリセルの
不良等を検出するためのものであり、従来では、図９に
示す手順で試験が行われていた。前処理として、ＦＰＧ
Ａ１０内のプログラム可能な部分を複数箇所選択し、そ
の部分の良否が判定できるようにするためのプログラム
データ及び試験パターンを、全箇所検査できるように多
数作成しておく。
例えば配線の断線や短絡、スイッチ素子やメモリセルの
不良等を検出するためのものであり、従来では、図９に
示す手順で試験が行われていた。前処理として、ＦＰＧ
Ａ１０内のプログラム可能な部分を複数箇所選択し、そ
の部分の良否が判定できるようにするためのプログラム
データ及び試験パターンを、全箇所検査できるように多
数作成しておく。
【０００５】（２１）このプログラムデータを、メモリ
セルブロックＭ１１〜Ｍ３３へシリアル転送でロードさ
せる。 （２２）ＦＰＧＡ１０に対し試験パターンを供給し、ク
ロックを供給し、ＦＰＧＡ１０からの出力データを期待
値と比較して良否判定を行う。この処理を複数回行う。
セルブロックＭ１１〜Ｍ３３へシリアル転送でロードさ
せる。 （２２）ＦＰＧＡ１０に対し試験パターンを供給し、ク
ロックを供給し、ＦＰＧＡ１０からの出力データを期待
値と比較して良否判定を行う。この処理を複数回行う。
【０００６】以上の処理が図９に示すように繰り返し行
われる。
われる。
【０００７】
【発明が解決しようとする課題】特に、前処理時間及び
ステップ２１での処理時間が比較的長いので、試験に膨
大な時間を要する。さらに、各ＦＰＧＡ１０に対して複
雑な構成の試験装置２０を備える必要があるので、複数
の試験装置を備えて同時並列処理する個数が限られ、全
体として試験に要する時間が長くなる。
ステップ２１での処理時間が比較的長いので、試験に膨
大な時間を要する。さらに、各ＦＰＧＡ１０に対して複
雑な構成の試験装置２０を備える必要があるので、複数
の試験装置を備えて同時並列処理する個数が限られ、全
体として試験に要する時間が長くなる。
【０００８】他の試験方法として、プログラマブルロジ
ックセルでシフトレジスタやカウンタ等の論理回路を構
成するようにプログラムし、プログラムされた回路に対
して試験パターンを供給し、その良否を判定するものが
ある。しかし、全てのプログラム可能部分や配線を試験
するには、プログラムすべき論理回路の種類が多くな
り、前処理時間が長くなる。また、各プログラムに対し
て図９のステップ２１の処理を行う必要があるので、試
験に膨大な時間を要する。さらに、各ＦＰＧＡ１０に対
して複雑な構成の試験装置２０を備える必要がある。
ックセルでシフトレジスタやカウンタ等の論理回路を構
成するようにプログラムし、プログラムされた回路に対
して試験パターンを供給し、その良否を判定するものが
ある。しかし、全てのプログラム可能部分や配線を試験
するには、プログラムすべき論理回路の種類が多くな
り、前処理時間が長くなる。また、各プログラムに対し
て図９のステップ２１の処理を行う必要があるので、試
験に膨大な時間を要する。さらに、各ＦＰＧＡ１０に対
して複雑な構成の試験装置２０を備える必要がある。
【０００９】本発明の目的は、このような問題点に鑑
み、試験所要時間を短縮することが可能なプログラマブ
ルロジックデバイス及びその試験方法並びに試験用デー
タ作成方法を提供することにある。
み、試験所要時間を短縮することが可能なプログラマブ
ルロジックデバイス及びその試験方法並びに試験用デー
タ作成方法を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】請求項
１では、プログラムデータをメモリに書き込むことによ
り機能が設定されるプログラマブルロジックブロックを
備えたプログラマブルロジックデバイスの故障を検出す
るプログラマブルロジックデバイス試験方法において、
プログラマブルロジックデバイス内の被試験ブロックに
対し該プログラマブルロジックデバイス内の該被試験ブ
ロック以外のプログラマブルロジックブロックで自己試
験回路を構成するように該プログラムデータを該メモリ
にロードする第１工程と、該自己試験回路で該被試験ブ
ロックを試験する第２工程とを有する。
１では、プログラムデータをメモリに書き込むことによ
り機能が設定されるプログラマブルロジックブロックを
備えたプログラマブルロジックデバイスの故障を検出す
るプログラマブルロジックデバイス試験方法において、
プログラマブルロジックデバイス内の被試験ブロックに
対し該プログラマブルロジックデバイス内の該被試験ブ
ロック以外のプログラマブルロジックブロックで自己試
験回路を構成するように該プログラムデータを該メモリ
にロードする第１工程と、該自己試験回路で該被試験ブ
ロックを試験する第２工程とを有する。
【００１１】このプログラマブルロジックデバイス試験
方法によれば、プログラマブルロジックデバイスが自己
試験されるので、小型で簡単な構成の試験装置をデバイ
スの外部に備えればよく、より多くの試験装置を備える
ことができ、より多数のプログラマブルロジックデバイ
スについて同時並列的に試験を行うことが可能になっ
て、全体として試験時間を短縮することができるという
効果を奏する。
方法によれば、プログラマブルロジックデバイスが自己
試験されるので、小型で簡単な構成の試験装置をデバイ
スの外部に備えればよく、より多くの試験装置を備える
ことができ、より多数のプログラマブルロジックデバイ
スについて同時並列的に試験を行うことが可能になっ
て、全体として試験時間を短縮することができるという
効果を奏する。
【００１２】また、もし自己試験回路に故障が存在して
自己試験回路が正常に動作しない場合には、被試験ブロ
ックが正常であっても故障が存在すると判定され、早期
に不良品を選別することができるという効果も奏する。
請求項２のプログラマブルロジックデバイス試験方法で
は、請求項１において、上記被試験ブロックはプログラ
ムデータで機能を変更することができないロジックブロ
ックである。
自己試験回路が正常に動作しない場合には、被試験ブロ
ックが正常であっても故障が存在すると判定され、早期
に不良品を選別することができるという効果も奏する。
請求項２のプログラマブルロジックデバイス試験方法で
は、請求項１において、上記被試験ブロックはプログラ
ムデータで機能を変更することができないロジックブロ
ックである。
【００１３】請求項３のプログラマブルロジックデバイ
ス試験方法では、請求項１において、上記プログラマブ
ルロジックデバイスは、同一構成のプログラマブルロジ
ックブロックを複数備え、上記被試験ブロックは１つの
プログラマブルロジックブロックであり、上記自己試験
回路は該被試験ブロックを除いた１つ以上のプログラマ
ブルロジックブロックで構成され、上記第２工程におい
て、上記自己試験回路で上記メモリの内容を書き換える
ことにより該被試験ブロックの機能を変更し、変更され
た該被試験ブロックに対しても試験を行う。
ス試験方法では、請求項１において、上記プログラマブ
ルロジックデバイスは、同一構成のプログラマブルロジ
ックブロックを複数備え、上記被試験ブロックは１つの
プログラマブルロジックブロックであり、上記自己試験
回路は該被試験ブロックを除いた１つ以上のプログラマ
ブルロジックブロックで構成され、上記第２工程におい
て、上記自己試験回路で上記メモリの内容を書き換える
ことにより該被試験ブロックの機能を変更し、変更され
た該被試験ブロックに対しても試験を行う。
【００１４】このプログラマブルロジックデバイス試験
方法によれば、プログラムデータを外部からプログラマ
ブルロジックデバイス内のメモリにロードするのは被試
験ブロック毎に１回でよく、後は被試験ブロック内のメ
モリセルブロックに対してのみその書き換えを行えばよ
いので、試験時間をさらに短縮することができるという
効果を奏する。
方法によれば、プログラムデータを外部からプログラマ
ブルロジックデバイス内のメモリにロードするのは被試
験ブロック毎に１回でよく、後は被試験ブロック内のメ
モリセルブロックに対してのみその書き換えを行えばよ
いので、試験時間をさらに短縮することができるという
効果を奏する。
【００１５】請求項４のプログラマブルロジックデバイ
ス試験方法では、請求項３において、上記第１工程と上
記第２工程とを、上記被試験ブロックと上記自己試験回
路との組み合わせを変える毎に実行する。このプログラ
マブルロジックデバイス試験方法によれば、自己試験回
路を構成する１つのプログラムデータ及び１つの被試験
ブロックに対する試験パターンを生成しこれを修正する
ことにより、他の自己試験回路を構成するプログラムデ
ータ及び他の被試験ブロックに対する試験パターンを容
易に作成することができ、これにより試験所用時間をさ
らに短縮することができるという効果を奏する。
ス試験方法では、請求項３において、上記第１工程と上
記第２工程とを、上記被試験ブロックと上記自己試験回
路との組み合わせを変える毎に実行する。このプログラ
マブルロジックデバイス試験方法によれば、自己試験回
路を構成する１つのプログラムデータ及び１つの被試験
ブロックに対する試験パターンを生成しこれを修正する
ことにより、他の自己試験回路を構成するプログラムデ
ータ及び他の被試験ブロックに対する試験パターンを容
易に作成することができ、これにより試験所用時間をさ
らに短縮することができるという効果を奏する。
【００１６】請求項５のプログラマブルロジックデバイ
ス試験方法では、請求項４において、上記プログラマブ
ルロジックデバイスは、プログラマブルロジックセル
と、該プログラマブルロジックセルに接続された配線
と、該配線とプログラマブルロジックセル間配線との接
続部に配設されたマトリックススイッチと、該プログラ
マブルロジックセル間配線どうしの交差部に配設された
マトリックススイッチとを備えたプログラマブルロジッ
クユニットを複数有し、該プログラマブルロジックセル
の機能と該マトリックススイッチのオン／オフとが上記
メモリの内容で設定されるＦＰＧＡであり、上記プログ
ラマブルロジックブロックは、該プログラマブルロジッ
クユニットを整数個有する。
ス試験方法では、請求項４において、上記プログラマブ
ルロジックデバイスは、プログラマブルロジックセル
と、該プログラマブルロジックセルに接続された配線
と、該配線とプログラマブルロジックセル間配線との接
続部に配設されたマトリックススイッチと、該プログラ
マブルロジックセル間配線どうしの交差部に配設された
マトリックススイッチとを備えたプログラマブルロジッ
クユニットを複数有し、該プログラマブルロジックセル
の機能と該マトリックススイッチのオン／オフとが上記
メモリの内容で設定されるＦＰＧＡであり、上記プログ
ラマブルロジックブロックは、該プログラマブルロジッ
クユニットを整数個有する。
【００１７】請求項６のプログラマブルロジックデバイ
ス試験方法では、請求項３乃至５のいずれか１つにおい
て、上記メモリは、上記プログラマブルロジックブロッ
ク毎のメモリセルブロックが縦続接続されてメモリセル
ブロック間でプログラムデータをシリアル転送可能にな
っており、上記被試験ブロックの該メモリセルブロック
の縦続接続を切り離して該メモリセルブロックのシリア
ルデータ入力端を上記プログラマブルロジックセル間配
線に接続し、該プログラマブルロジックセル間配線を介
して該被試験ブロックの該メモリセルブロックの内容を
上記自己試験回路で書き換えることにより該被試験ブロ
ックの機能を変更する。
ス試験方法では、請求項３乃至５のいずれか１つにおい
て、上記メモリは、上記プログラマブルロジックブロッ
ク毎のメモリセルブロックが縦続接続されてメモリセル
ブロック間でプログラムデータをシリアル転送可能にな
っており、上記被試験ブロックの該メモリセルブロック
の縦続接続を切り離して該メモリセルブロックのシリア
ルデータ入力端を上記プログラマブルロジックセル間配
線に接続し、該プログラマブルロジックセル間配線を介
して該被試験ブロックの該メモリセルブロックの内容を
上記自己試験回路で書き換えることにより該被試験ブロ
ックの機能を変更する。
【００１８】請求項７では、請求項３乃至５のいずれか
１つに記載のプログラマブルロジックデバイス試験方法
を実施するために、第１〜ｎプログラマブルロジックブ
ロックをそれぞれ被試験ブロックとする第１〜ｎプログ
ラムデータ及び第１〜ｎ試験パターンを作成するプログ
ラマブルロジックデバイス試験用データ作成方法であっ
て、第１プログラマブルロジックブロックを被試験ブロ
ックとする自己試験回路を論理記述し、該第１試験パタ
ーンを作成し、該自己試験回路を論理記述したものを入
力データとして論理合成プログラムで論理回路を自動生
成し、マッピングプログラムにより該論理回路を論理ブ
ロック単位でプログラマブルロジックデバイス内に割り
当て、割り当てられた論理ブロック及び該論理ブロック
内の論理回路に基づいて配置配線プログラムで該第１プ
ログラムデータを作成し、該第１プログラムデータと該
プログラマブルロジックデバイスの構成とから該第２〜
ｎプログラムデータを作成し、該第１プログラムデータ
で設定されたプログラマブルロジックデバイスについて
信号伝播遅延時間を計算し、該第２〜ｎプログラムデー
タ及び該第１試験パターンに基づいて該第２〜ｎ試験パ
ターンを作成し、該信号伝播遅延時間に基づいて該第１
〜ｎ試験パターンを修正する。
１つに記載のプログラマブルロジックデバイス試験方法
を実施するために、第１〜ｎプログラマブルロジックブ
ロックをそれぞれ被試験ブロックとする第１〜ｎプログ
ラムデータ及び第１〜ｎ試験パターンを作成するプログ
ラマブルロジックデバイス試験用データ作成方法であっ
て、第１プログラマブルロジックブロックを被試験ブロ
ックとする自己試験回路を論理記述し、該第１試験パタ
ーンを作成し、該自己試験回路を論理記述したものを入
力データとして論理合成プログラムで論理回路を自動生
成し、マッピングプログラムにより該論理回路を論理ブ
ロック単位でプログラマブルロジックデバイス内に割り
当て、割り当てられた論理ブロック及び該論理ブロック
内の論理回路に基づいて配置配線プログラムで該第１プ
ログラムデータを作成し、該第１プログラムデータと該
プログラマブルロジックデバイスの構成とから該第２〜
ｎプログラムデータを作成し、該第１プログラムデータ
で設定されたプログラマブルロジックデバイスについて
信号伝播遅延時間を計算し、該第２〜ｎプログラムデー
タ及び該第１試験パターンに基づいて該第２〜ｎ試験パ
ターンを作成し、該信号伝播遅延時間に基づいて該第１
〜ｎ試験パターンを修正する。
【００１９】このプログラマブルロジックデバイス試験
用データ作成方法によれば、１つの試験ブロックに対す
る自己試験回路を論理記述し、この試験ブロックに対す
る試験パターンを作成することにより、全てのプログラ
マブルロジックブロックを試験するためのプログラムデ
ータ及び試験パターンが得られるので、従来よりも容易
にかつ短時間でプログラムデータ及び試験パターンを得
ることができ、これにより試験所用時間をさらに短縮す
ることができるという効果を奏する。
用データ作成方法によれば、１つの試験ブロックに対す
る自己試験回路を論理記述し、この試験ブロックに対す
る試験パターンを作成することにより、全てのプログラ
マブルロジックブロックを試験するためのプログラムデ
ータ及び試験パターンが得られるので、従来よりも容易
にかつ短時間でプログラムデータ及び試験パターンを得
ることができ、これにより試験所用時間をさらに短縮す
ることができるという効果を奏する。
【００２０】請求項８では、プログラマブルロジックセ
ルと、該プログラマブルロジックセルに接続された配線
と、該配線とプログラマブルロジックセル間配線との接
続部に配設されたマトリックススイッチと、該プログラ
マブルロジックセル間配線どうしの交差部に配設された
マトリックススイッチとを備えたロジックブロックと、
該プログラマブルロジックセルの機能と該マトリックス
スイッチのオン／オフとを記憶内容により設定するシリ
アル転送可能なメモリセルブロックとを備えたプログラ
マブルロジックブロックを複数有するプログラマブルロ
ジックデバイスにおいて、該プログラマブルロジックブ
ロックは、共通出力端が該メモリセルブロックのシリア
ルデータ入力端に接続され、一方の選択入力端が該プロ
グラマブルロジックセル間配線に接続され、他方の選択
入力端が他のプログラマブルロジックブロックのメモリ
セルブロックシリアル接続端に接続されたマルチプレク
サと、該メモリセルブロックのシリアルデータ出力端と
他のメモリセルブロックのシリアルデータ入力端との間
に接続されたスイッチ素子とを有し、供給される制御デ
ータに応じて、該マルチプレクサ及び該スイッチ素子を
選択制御するプログラムデータ経路選択制御回路を該複
数のプログラマブルロジックブロックに共通の回路とし
て有する。
ルと、該プログラマブルロジックセルに接続された配線
と、該配線とプログラマブルロジックセル間配線との接
続部に配設されたマトリックススイッチと、該プログラ
マブルロジックセル間配線どうしの交差部に配設された
マトリックススイッチとを備えたロジックブロックと、
該プログラマブルロジックセルの機能と該マトリックス
スイッチのオン／オフとを記憶内容により設定するシリ
アル転送可能なメモリセルブロックとを備えたプログラ
マブルロジックブロックを複数有するプログラマブルロ
ジックデバイスにおいて、該プログラマブルロジックブ
ロックは、共通出力端が該メモリセルブロックのシリア
ルデータ入力端に接続され、一方の選択入力端が該プロ
グラマブルロジックセル間配線に接続され、他方の選択
入力端が他のプログラマブルロジックブロックのメモリ
セルブロックシリアル接続端に接続されたマルチプレク
サと、該メモリセルブロックのシリアルデータ出力端と
他のメモリセルブロックのシリアルデータ入力端との間
に接続されたスイッチ素子とを有し、供給される制御デ
ータに応じて、該マルチプレクサ及び該スイッチ素子を
選択制御するプログラムデータ経路選択制御回路を該複
数のプログラマブルロジックブロックに共通の回路とし
て有する。
【００２１】このプログラマブルロジックデバイスを用
いれば、上述のプログラマブルロジックデバイス試験方
法を実施することが可能になるという効果を奏する。請
求項９では、プログラマブルロジックセルと、該プログ
ラマブルロジックセルに接続された配線と、該配線とプ
ログラマブルロジックセル間配線との接続部に配設され
たマトリックススイッチと、該プログラマブルロジック
セル間配線どうしの交差部に配設されたマトリックスス
イッチとを備えたロジックブロックと、該プログラマブ
ルロジックセルの機能と該マトリックススイッチのオン
／オフとを記憶内容により設定するシリアル転送可能な
メモリセルブロックとを備えたプログラマブルロジック
ブロックを複数有するプログラマブルロジックデバイス
において、該プログラマブルロジックブロックは、共通
出力端が該メモリセルブロックのシリアルデータ入力端
に接続され、一方の選択入力端が、該複数のプログラマ
ブルロジックブロックに共通の共通線を介して該プログ
ラマブルロジックセル間配線に接続され、他方の選択入
力端が他のプログラマブルロジックブロックのメモリセ
ルブロックシリアル接続端に接続されたマルチプレクサ
と、該メモリセルブロックのシリアルデータ出力端と他
のメモリセルブロックのシリアルデータ入力端との間に
接続されたスイッチ素子とを有し、供給される制御デー
タに応じて、該マルチプレクサ及び該スイッチ素子を選
択制御するプログラムデータ経路選択制御回路を該複数
のプログラマブルロジックブロックに共通の回路として
有する。
いれば、上述のプログラマブルロジックデバイス試験方
法を実施することが可能になるという効果を奏する。請
求項９では、プログラマブルロジックセルと、該プログ
ラマブルロジックセルに接続された配線と、該配線とプ
ログラマブルロジックセル間配線との接続部に配設され
たマトリックススイッチと、該プログラマブルロジック
セル間配線どうしの交差部に配設されたマトリックスス
イッチとを備えたロジックブロックと、該プログラマブ
ルロジックセルの機能と該マトリックススイッチのオン
／オフとを記憶内容により設定するシリアル転送可能な
メモリセルブロックとを備えたプログラマブルロジック
ブロックを複数有するプログラマブルロジックデバイス
において、該プログラマブルロジックブロックは、共通
出力端が該メモリセルブロックのシリアルデータ入力端
に接続され、一方の選択入力端が、該複数のプログラマ
ブルロジックブロックに共通の共通線を介して該プログ
ラマブルロジックセル間配線に接続され、他方の選択入
力端が他のプログラマブルロジックブロックのメモリセ
ルブロックシリアル接続端に接続されたマルチプレクサ
と、該メモリセルブロックのシリアルデータ出力端と他
のメモリセルブロックのシリアルデータ入力端との間に
接続されたスイッチ素子とを有し、供給される制御デー
タに応じて、該マルチプレクサ及び該スイッチ素子を選
択制御するプログラムデータ経路選択制御回路を該複数
のプログラマブルロジックブロックに共通の回路として
有する。
【００２２】このプログラマブルロジックデバイスを用
いても、上述のプログラマブルロジックデバイス試験方
法を実施することが可能になるという効果を奏する。ま
た、共通線を外部端子に接続すれば、図８のように外部
に試験装置を備えたとしても、メモリセルブロック単位
でその内容を書き換えることができるので、従来よりも
短時間で試験を行うことが可能になるという効果を奏す
る。
いても、上述のプログラマブルロジックデバイス試験方
法を実施することが可能になるという効果を奏する。ま
た、共通線を外部端子に接続すれば、図８のように外部
に試験装置を備えたとしても、メモリセルブロック単位
でその内容を書き換えることができるので、従来よりも
短時間で試験を行うことが可能になるという効果を奏す
る。
【００２３】請求項１０のプログラマブルロジックデバ
イスでは、請求項８又は９において、上記データ経路選
択制御回路は、供給されるシリアル信号を並列データに
変換して上記制御データを生成し、該制御データには通
常使用モードと試験モードとを区別するビットが含まれ
ており、該ビットが通常使用モードを示している場合に
は、該データ経路選択制御回路は、上記複数のプログラ
マブルロジックブロックのメモリセルブロック間をシリ
アル転送可能に縦続接続させる。
イスでは、請求項８又は９において、上記データ経路選
択制御回路は、供給されるシリアル信号を並列データに
変換して上記制御データを生成し、該制御データには通
常使用モードと試験モードとを区別するビットが含まれ
ており、該ビットが通常使用モードを示している場合に
は、該データ経路選択制御回路は、上記複数のプログラ
マブルロジックブロックのメモリセルブロック間をシリ
アル転送可能に縦続接続させる。
【００２４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図中、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施形態］図２は、同一構成のプログラマブルロ
ジックブロックを複数備えたＦＰＧＡ１０Ａ自体で試験
を行う方法を示している。
施形態を説明する。図中、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施形態］図２は、同一構成のプログラマブルロ
ジックブロックを複数備えたＦＰＧＡ１０Ａ自体で試験
を行う方法を示している。
【００２５】最初に図２（Ａ）に示すように、プログラ
マブルロジックブロックＬＢ１１を被試験ブロックと
し、それ以外の全てのプログラマブルロジックブロック
又はその一部で自己試験回路Ｃ１１を構成するように、
プログラムデータをＦＰＧＡ１０Ａ内のメモリにロード
する。プログラマブルロジックブロックＬＢ１１は、１
つ又は２つ以上の後述のプログラマブルロジックユニッ
トである。次に、プログラマブルロジックブロックＬＢ
１１に対し自己試験回路Ｃ１１で試験を行う。
マブルロジックブロックＬＢ１１を被試験ブロックと
し、それ以外の全てのプログラマブルロジックブロック
又はその一部で自己試験回路Ｃ１１を構成するように、
プログラムデータをＦＰＧＡ１０Ａ内のメモリにロード
する。プログラマブルロジックブロックＬＢ１１は、１
つ又は２つ以上の後述のプログラマブルロジックユニッ
トである。次に、プログラマブルロジックブロックＬＢ
１１に対し自己試験回路Ｃ１１で試験を行う。
【００２６】次に図２（Ｂ）に示すように、プログラマ
ブルロジックブロックＬＢ１２を被試験ブロックとし、
それ以外の全てのプログラマブルロジックブロック又は
その一部で自己試験回路Ｃ１２を構成するように、プロ
グラムデータをＦＰＧＡ１０Ａ内のメモリにロードす
る。プログラマブルロジックブロックＬＢ１２は、図２
（Ａ）では自己試験回路Ｃ１１の一部であったものであ
り、図２（Ａ）で被試験ブロックであったプログラマブ
ルロジックブロックＬＢ１１は自己試験回路Ｃ１２の一
部となっている。次に、プログラマブルロジックブロッ
クＬＢ１２に対し自己試験回路Ｃ１２で試験を行う。こ
の試験の内容は、図２（Ａ）のプログラマブルロジック
ブロックＬＢ１１に対し自己試験回路Ｃ１１で行う試験
と同一である。
ブルロジックブロックＬＢ１２を被試験ブロックとし、
それ以外の全てのプログラマブルロジックブロック又は
その一部で自己試験回路Ｃ１２を構成するように、プロ
グラムデータをＦＰＧＡ１０Ａ内のメモリにロードす
る。プログラマブルロジックブロックＬＢ１２は、図２
（Ａ）では自己試験回路Ｃ１１の一部であったものであ
り、図２（Ａ）で被試験ブロックであったプログラマブ
ルロジックブロックＬＢ１１は自己試験回路Ｃ１２の一
部となっている。次に、プログラマブルロジックブロッ
クＬＢ１２に対し自己試験回路Ｃ１２で試験を行う。こ
の試験の内容は、図２（Ａ）のプログラマブルロジック
ブロックＬＢ１１に対し自己試験回路Ｃ１１で行う試験
と同一である。
【００２７】したがって、自己試験回路Ｃ１１を構成す
るプログラムデータ及び被試験ブロックとしてのプログ
ラマブルロジックブロックＬＢ１１に対する試験パター
ンを修正することにより、自己試験回路Ｃ１２を構成す
るプログラムデータ及び被試験ブロックとしてのプログ
ラマブルロジックブロックＬＢ１２に対する試験パター
ンを、容易迅速に作成することができ、結果として、試
験所用時間を短縮することが可能になる。
るプログラムデータ及び被試験ブロックとしてのプログ
ラマブルロジックブロックＬＢ１１に対する試験パター
ンを修正することにより、自己試験回路Ｃ１２を構成す
るプログラムデータ及び被試験ブロックとしてのプログ
ラマブルロジックブロックＬＢ１２に対する試験パター
ンを、容易迅速に作成することができ、結果として、試
験所用時間を短縮することが可能になる。
【００２８】次に図２（Ｃ）に示すように、プログラマ
ブルロジックブロックＬＢ１３を被試験ブロックとし、
その他の部分で自己試験回路Ｃ１３を構成して上記同様
に試験を行い、以下、上記同様の処理を行って、ＦＰＧ
Ａ内の全てのプログラマブルロジックブロックに対し試
験を行う。このようにすれば、ＦＰＧＡで自己試験を行
うことができるので、図８に示すような試験装置２０を
多数用意する必要がなく、より多数のＦＰＧＡについて
同時並列的に試験を行うことができ、全体として試験所
用時間をさらに短縮することが可能になる。
ブルロジックブロックＬＢ１３を被試験ブロックとし、
その他の部分で自己試験回路Ｃ１３を構成して上記同様
に試験を行い、以下、上記同様の処理を行って、ＦＰＧ
Ａ内の全てのプログラマブルロジックブロックに対し試
験を行う。このようにすれば、ＦＰＧＡで自己試験を行
うことができるので、図８に示すような試験装置２０を
多数用意する必要がなく、より多数のＦＰＧＡについて
同時並列的に試験を行うことができ、全体として試験所
用時間をさらに短縮することが可能になる。
【００２９】図３は、図２（Ａ）の自己試験回路Ｃ１１
の概略構成を示す。試験パターン発生部４０は、制御部
４１からの指令に基づき、被試験ブロックとしてのプロ
グラマブルロジックブロックＬＢ１１に対し試験用入力
パターンを供給し、比較部４２に対しプログラマブルロ
ジックブロックＬＢ１１の出力の期待値パターンを供給
する。制御部４１からプログラマブルロジックブロック
ＬＢ１１へクロックが供給され、期待値パターンとプロ
グラマブルロジックブロックＬＢ１１の出力パターンと
が比較部４２で比較され、その結果が制御部４１に供給
される。
の概略構成を示す。試験パターン発生部４０は、制御部
４１からの指令に基づき、被試験ブロックとしてのプロ
グラマブルロジックブロックＬＢ１１に対し試験用入力
パターンを供給し、比較部４２に対しプログラマブルロ
ジックブロックＬＢ１１の出力の期待値パターンを供給
する。制御部４１からプログラマブルロジックブロック
ＬＢ１１へクロックが供給され、期待値パターンとプロ
グラマブルロジックブロックＬＢ１１の出力パターンと
が比較部４２で比較され、その結果が制御部４１に供給
される。
【００３０】制御部４１は、比較部４２から不一致信号
が供給されると、不良品と判定し、処理を終了する。も
し自己試験回路Ｃ１１に故障が存在して自己試験回路Ｃ
１１が正常に動作しない場合には、被試験ブロックが正
常であっても図３での比較結果が不一致になり、早期に
不良品を選別することができる。故障個所の正確な検出
には、例えば図８の従来の試験装置２０を用いる。不良
品の割合は一般に少ないので、このようにしても全体と
して試験時間を短縮することができる。
が供給されると、不良品と判定し、処理を終了する。も
し自己試験回路Ｃ１１に故障が存在して自己試験回路Ｃ
１１が正常に動作しない場合には、被試験ブロックが正
常であっても図３での比較結果が不一致になり、早期に
不良品を選別することができる。故障個所の正確な検出
には、例えば図８の従来の試験装置２０を用いる。不良
品の割合は一般に少ないので、このようにしても全体と
して試験時間を短縮することができる。
【００３１】プログラマブルロジックブロックＬＢ１１
のプログラム可能な箇所の状態を変更してテストを行う
ために、自己試験回路Ｃ１１はプログラムデータ書換部
４３を備えている。制御部４１からの指令により、プロ
グラムデータ書換部４３はプログラマブルロジックブロ
ックＬＢ１１内のメモリセルブロックに対しプログラム
データを書き換え、書き換え後のプログラマブルロジッ
クブロックＬＢ１１に対し、上記同様にして試験を行
い、このような処理を繰り返す。
のプログラム可能な箇所の状態を変更してテストを行う
ために、自己試験回路Ｃ１１はプログラムデータ書換部
４３を備えている。制御部４１からの指令により、プロ
グラムデータ書換部４３はプログラマブルロジックブロ
ックＬＢ１１内のメモリセルブロックに対しプログラム
データを書き換え、書き換え後のプログラマブルロジッ
クブロックＬＢ１１に対し、上記同様にして試験を行
い、このような処理を繰り返す。
【００３２】ここで図８に示す従来のＦＰＧＡ１０で
は、メモリセルブロックＭ１１〜Ｍ３３が縦続接続され
ていて外部からのみしかプログラムデータを書き換える
ことができず、また、メモリセルブロックＭ１１〜Ｍ３
３の内容を一括してしか書き換えることができない。そ
こで図１に示す如く、本第１実施形態のＦＰＧＡ１０Ａ
では、例えばプログラマブルロジックユニットＵ１１Ａ
において、メモリセルブロックＭ１１のシリアルデータ
入力端にマルチプレクサＭＰ１１の出力端が接続され、
マルチプレクサＭＰ１１の一方の入力端は外部端子に接
続されてシリアルプログラムデータ供給用となってお
り、他方のデータ入力端はセル間配線Ｘ１の１つに接続
されている。メモリセルブロックＭ１１のシリアルデー
タ出力端は、デマルチプレクサＤＭ１１のデータ入力端
に接続されている。デマルチプレクサＤＭ１１の一方の
データ出力端は、隣のプログラマブルロジックユニット
Ｕ１２ＡのマルチプレクサＭＰ１２の一方のデータ入力
端に接続され、他方のデータ出力端はセル間配線Ｙ１の
１つに接続されている。他の不図示のプログラマブルロ
ジックユニットもプログラマブルロジックユニットＵ１
２Ａと同一構成であり、プログラマブルロジックユニッ
ト間の接続はプログラマブルロジックユニットＵ１１Ａ
とプログラマブルロジックユニットＵ１２Ａとの間の接
続と同じになっている。
は、メモリセルブロックＭ１１〜Ｍ３３が縦続接続され
ていて外部からのみしかプログラムデータを書き換える
ことができず、また、メモリセルブロックＭ１１〜Ｍ３
３の内容を一括してしか書き換えることができない。そ
こで図１に示す如く、本第１実施形態のＦＰＧＡ１０Ａ
では、例えばプログラマブルロジックユニットＵ１１Ａ
において、メモリセルブロックＭ１１のシリアルデータ
入力端にマルチプレクサＭＰ１１の出力端が接続され、
マルチプレクサＭＰ１１の一方の入力端は外部端子に接
続されてシリアルプログラムデータ供給用となってお
り、他方のデータ入力端はセル間配線Ｘ１の１つに接続
されている。メモリセルブロックＭ１１のシリアルデー
タ出力端は、デマルチプレクサＤＭ１１のデータ入力端
に接続されている。デマルチプレクサＤＭ１１の一方の
データ出力端は、隣のプログラマブルロジックユニット
Ｕ１２ＡのマルチプレクサＭＰ１２の一方のデータ入力
端に接続され、他方のデータ出力端はセル間配線Ｙ１の
１つに接続されている。他の不図示のプログラマブルロ
ジックユニットもプログラマブルロジックユニットＵ１
２Ａと同一構成であり、プログラマブルロジックユニッ
ト間の接続はプログラマブルロジックユニットＵ１１Ａ
とプログラマブルロジックユニットＵ１２Ａとの間の接
続と同じになっている。
【００３３】プログラムデータ経路選択制御回路３０
は、全てのプログラマブルロジックユニットに対して共
通に用いられ、マルチプレクサＭＰ１１、デマルチプレ
クサＤＭ１１、マルチプレクサＭＰ１２、デマルチプレ
クサＤＭ１２及び不図示のプログラマブルロジックユニ
ットの該当するものの選択制御は、プログラムデータ経
路選択制御回路３０からの制御信号により行われる。プ
ログラムデータ経路選択制御回路３０には、動作モード
及びプログラマブルロジックユニット（ＰＬＵ）選択コ
ードが１本の外部端子からシリアル信号として供給さ
れ、これがプログラムデータ経路選択制御回路３０内で
並列データに変換され、内部のレジスタに保持されて、
その内容で上記選択制御が行われる。動作モードには通
常使用モードと試験モードとがあり、試験モードにはメ
モリセルブロック書き込みモードとメモリセルブロック
読み出しモードとがある。ＰＬＵ選択コードは、選択さ
れるＰＬＵの識別コードである。
は、全てのプログラマブルロジックユニットに対して共
通に用いられ、マルチプレクサＭＰ１１、デマルチプレ
クサＤＭ１１、マルチプレクサＭＰ１２、デマルチプレ
クサＤＭ１２及び不図示のプログラマブルロジックユニ
ットの該当するものの選択制御は、プログラムデータ経
路選択制御回路３０からの制御信号により行われる。プ
ログラムデータ経路選択制御回路３０には、動作モード
及びプログラマブルロジックユニット（ＰＬＵ）選択コ
ードが１本の外部端子からシリアル信号として供給さ
れ、これがプログラムデータ経路選択制御回路３０内で
並列データに変換され、内部のレジスタに保持されて、
その内容で上記選択制御が行われる。動作モードには通
常使用モードと試験モードとがあり、試験モードにはメ
モリセルブロック書き込みモードとメモリセルブロック
読み出しモードとがある。ＰＬＵ選択コードは、選択さ
れるＰＬＵの識別コードである。
【００３４】メモリセルブロックは、状態制御信号によ
り自己がシリアル転送状態（書き込み又は読み出し状
態）にされると、該状態制御信号に基づき、自己の並列
データ出力端を高インピーダンスにして、シリアル転送
時に同一ユニット内のプログラマブルロジックセルの機
能がランダムに変化したりマトリックススイッチがラン
ダムにオン／オフするのを防止する。メモリセルブロッ
クの並列データ出力端はＦＥＴのゲートに接続されてお
り、この高インピーダンス化により高インピーダンス化
直前のゲート電位が保持されて、プログラマブルロジッ
クセルの機能及びマトリックススイッチのスイッチング
状態が維持される。したがって、シリアル転送前にデー
タ転送経路をプログラムしておくことにより、所望の経
路を通ってメモリセルブロックに対するデータの書き込
み又は読み出しが可能となる。メモリセルブロックは自
己をシリアル転送状態にするかどうかを定めるための制
御入力端Ｚ（状態制御信号入力端）を備えており、例え
ばメモリセルブロックＭ１１の状態制御信号入力端Ｚは
セル間配線Ｙ１中の１つに接続され、状態制御信号入力
端Ｚの論理値は任意のプログラマブルロジックユニット
から制御可能となっている。
り自己がシリアル転送状態（書き込み又は読み出し状
態）にされると、該状態制御信号に基づき、自己の並列
データ出力端を高インピーダンスにして、シリアル転送
時に同一ユニット内のプログラマブルロジックセルの機
能がランダムに変化したりマトリックススイッチがラン
ダムにオン／オフするのを防止する。メモリセルブロッ
クの並列データ出力端はＦＥＴのゲートに接続されてお
り、この高インピーダンス化により高インピーダンス化
直前のゲート電位が保持されて、プログラマブルロジッ
クセルの機能及びマトリックススイッチのスイッチング
状態が維持される。したがって、シリアル転送前にデー
タ転送経路をプログラムしておくことにより、所望の経
路を通ってメモリセルブロックに対するデータの書き込
み又は読み出しが可能となる。メモリセルブロックは自
己をシリアル転送状態にするかどうかを定めるための制
御入力端Ｚ（状態制御信号入力端）を備えており、例え
ばメモリセルブロックＭ１１の状態制御信号入力端Ｚは
セル間配線Ｙ１中の１つに接続され、状態制御信号入力
端Ｚの論理値は任意のプログラマブルロジックユニット
から制御可能となっている。
【００３５】動作モードが通常使用モードを示している
場合には、一本の外部端子から供給されるシリアルプロ
グラムデータがマルチプレクサＭＰ１１で選択されてメ
モリセルブロックＭ１１のシリアルデータ入力端に供給
され、メモリセルブロックＭ１１のシリアルデータ出力
端からの出力がデマルチプレクサＤＭ１１及びマルチプ
レクサＭＰ１２を介してメモリセルブロックＭ１２のシ
リアルデータ入力端に供給され、以下同様にしてメモリ
セルブロック間が図８に示すように縦続接続される。
場合には、一本の外部端子から供給されるシリアルプロ
グラムデータがマルチプレクサＭＰ１１で選択されてメ
モリセルブロックＭ１１のシリアルデータ入力端に供給
され、メモリセルブロックＭ１１のシリアルデータ出力
端からの出力がデマルチプレクサＤＭ１１及びマルチプ
レクサＭＰ１２を介してメモリセルブロックＭ１２のシ
リアルデータ入力端に供給され、以下同様にしてメモリ
セルブロック間が図８に示すように縦続接続される。
【００３６】プログラマブルロジックユニットＵ１１Ａ
を被試験ブロックにする場合には、プログラムデータ経
路選択制御回路３０に供給されるＰＬＵ選択コードをプ
ログラマブルロジックユニットＵ１１Ａの識別コードに
する。この場合において、動作モードが試験モードかつ
メモリセルブロック書き換えモードの場合には、マルチ
プレクサＭＰ１１によりセル間配線Ｘ１側が選択され
る。メモリセルブロック書き換え時には、メモリセルブ
ロックＭ１１のみにシフトクロックが供給され他のメモ
リセルブロックには供給されず、シリアル書き換えデー
タが図２の自己試験回路Ｃ１１から図１のセル間配線Ｘ
１及びマルチプレクサＭＰ１１を通りメモリセルブロッ
クＭ１１のみに供給されてその内容が書き換えられる。
この場合、デマルチプレクサＤＭ１１の切り替えはどち
ら側でもよいが、セル間配線Ｙ１側にすれば、メモリセ
ルブロックＭ１１へのデータ書き込みと同時にメモリセ
ルブロックＭ１１からのデータ読み出しを行うことがで
き、メモリテストを容易迅速に行うことができる。
を被試験ブロックにする場合には、プログラムデータ経
路選択制御回路３０に供給されるＰＬＵ選択コードをプ
ログラマブルロジックユニットＵ１１Ａの識別コードに
する。この場合において、動作モードが試験モードかつ
メモリセルブロック書き換えモードの場合には、マルチ
プレクサＭＰ１１によりセル間配線Ｘ１側が選択され
る。メモリセルブロック書き換え時には、メモリセルブ
ロックＭ１１のみにシフトクロックが供給され他のメモ
リセルブロックには供給されず、シリアル書き換えデー
タが図２の自己試験回路Ｃ１１から図１のセル間配線Ｘ
１及びマルチプレクサＭＰ１１を通りメモリセルブロッ
クＭ１１のみに供給されてその内容が書き換えられる。
この場合、デマルチプレクサＤＭ１１の切り替えはどち
ら側でもよいが、セル間配線Ｙ１側にすれば、メモリセ
ルブロックＭ１１へのデータ書き込みと同時にメモリセ
ルブロックＭ１１からのデータ読み出しを行うことがで
き、メモリテストを容易迅速に行うことができる。
【００３７】ＰＬＵ選択コードがプログラマブルロジッ
クユニットＵ１１Ａの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック読み出しモー
ドの場合には、デマルチプレクサＤＭ１１の出力端はセ
ル間配線Ｙ１側が選択される。メモリセルブロック読み
出し時には、メモリセルブロックＭ１１のみにシフトク
ロックが供給され他のメモリセルブロックには供給され
ず、メモリセルブロックＭ１１内の内容がシリアルデー
タとしてデマルチプレクサＤＭ１１及びセル間配線Ｙ１
を介し図２（Ａ）の自己試験回路Ｃ１１内に供給され
る。この場合、マルチプレクサＭＰ１１の切り替えはど
ちら側でもよいが、セル間配線Ｘ１側にすれば、メモリ
セルブロックＭ１１からのデータ読み出しと同時にメモ
リセルブロックＭ１１へのデータ書き込みを行うことが
でき、メモリテストを容易迅速に行うことができる。
クユニットＵ１１Ａの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック読み出しモー
ドの場合には、デマルチプレクサＤＭ１１の出力端はセ
ル間配線Ｙ１側が選択される。メモリセルブロック読み
出し時には、メモリセルブロックＭ１１のみにシフトク
ロックが供給され他のメモリセルブロックには供給され
ず、メモリセルブロックＭ１１内の内容がシリアルデー
タとしてデマルチプレクサＤＭ１１及びセル間配線Ｙ１
を介し図２（Ａ）の自己試験回路Ｃ１１内に供給され
る。この場合、マルチプレクサＭＰ１１の切り替えはど
ちら側でもよいが、セル間配線Ｘ１側にすれば、メモリ
セルブロックＭ１１からのデータ読み出しと同時にメモ
リセルブロックＭ１１へのデータ書き込みを行うことが
でき、メモリテストを容易迅速に行うことができる。
【００３８】例えばメモリセルブロックＭ１１自体の試
験（メモリテスト）を行う場合には、メモリセルブロッ
クＭ１１の全ビットに‘１’を書き込み、次にその内容
をシリアルに読み出しながらメモリセルブロックＭ１１
の全ビットに‘０’を書き込み、メモリセルブロックＭ
１１から読み出された全ビットが期待値‘１’であれば
良と判定し、次にメモリセルブロックＭ１１から読み出
されたの全ビットが期待値‘０’であれば良と判定す
る。また、メモリセルブロックＭ１１の内容を書き換え
て、プログラマブルロジックセルＬＣ１１の機能を変更
し、又は、マトリックススイッチＳ１１、ＳＸ１１若し
くはＳＹ１１の接続状態を変更し、変更されたものに対
して試験を行う。メモリセルブロックＭ１１の書き換え
は、他のプログラマブルロジックセルで作成して伝達
し、他のメモリセルブロックの内容を転送し、又は、他
のメモリセルブロックの内容を用いて他のプログラマブ
ルロジックセルで作成しこれを伝達することにより行
う。メモリセルブロックＭ１１に対する１回のデータ書
き換えは、例えば、１ビットのデータをメモリセルブロ
ックＭ１１に供給してメモリセルブロックＭ１１内を１
ビットシフトさせるだけであってもよい。
験（メモリテスト）を行う場合には、メモリセルブロッ
クＭ１１の全ビットに‘１’を書き込み、次にその内容
をシリアルに読み出しながらメモリセルブロックＭ１１
の全ビットに‘０’を書き込み、メモリセルブロックＭ
１１から読み出された全ビットが期待値‘１’であれば
良と判定し、次にメモリセルブロックＭ１１から読み出
されたの全ビットが期待値‘０’であれば良と判定す
る。また、メモリセルブロックＭ１１の内容を書き換え
て、プログラマブルロジックセルＬＣ１１の機能を変更
し、又は、マトリックススイッチＳ１１、ＳＸ１１若し
くはＳＹ１１の接続状態を変更し、変更されたものに対
して試験を行う。メモリセルブロックＭ１１の書き換え
は、他のプログラマブルロジックセルで作成して伝達
し、他のメモリセルブロックの内容を転送し、又は、他
のメモリセルブロックの内容を用いて他のプログラマブ
ルロジックセルで作成しこれを伝達することにより行
う。メモリセルブロックＭ１１に対する１回のデータ書
き換えは、例えば、１ビットのデータをメモリセルブロ
ックＭ１１に供給してメモリセルブロックＭ１１内を１
ビットシフトさせるだけであってもよい。
【００３９】上記説明では、１つのプログラマブルロジ
ックユニットを１つのプログラマブルロジックブロック
とする場合を述べたが、２つのプログラマブルロジック
ユニット、例えば図１のプログラマブルロジックユニッ
トＵ１１Ａ及びＵ１２Ａを、図２（Ａ）に示す１つのプ
ログラマブルロジックブロックＬＢ１１としてもよい。
この場合には、デマルチプレクサＤＭ１１とマルチプレ
クサＭＰ１２とを省略し、メモリセルブロックＭ１１の
シリアルデータ出力端をメモリセルブロックＭ１２のシ
リアルデータ入力端に直接接続した構成であってもよ
い。この構成は、メモリセルブロックＭ１１とＭ１２と
が１つのメモリセルブロックであるのと実質的に同一で
ある。同様に、３個以上のプログラマブルロジックユニ
ット毎に１つのメモリセルブロックを備えた構成であっ
てもよい。
ックユニットを１つのプログラマブルロジックブロック
とする場合を述べたが、２つのプログラマブルロジック
ユニット、例えば図１のプログラマブルロジックユニッ
トＵ１１Ａ及びＵ１２Ａを、図２（Ａ）に示す１つのプ
ログラマブルロジックブロックＬＢ１１としてもよい。
この場合には、デマルチプレクサＤＭ１１とマルチプレ
クサＭＰ１２とを省略し、メモリセルブロックＭ１１の
シリアルデータ出力端をメモリセルブロックＭ１２のシ
リアルデータ入力端に直接接続した構成であってもよ
い。この構成は、メモリセルブロックＭ１１とＭ１２と
が１つのメモリセルブロックであるのと実質的に同一で
ある。同様に、３個以上のプログラマブルロジックユニ
ット毎に１つのメモリセルブロックを備えた構成であっ
てもよい。
【００４０】図４は、図２（Ａ）の構成での自己試験手
順を示す概略フローチャートである。 （３１）動作モードを通常使用モードとし、プログラム
データを、図１のマルチプレクサＭＰ１１の外部端子側
入力端に供給してシリアル転送し、全てのメモリセルブ
ロックにロードする。
順を示す概略フローチャートである。 （３１）動作モードを通常使用モードとし、プログラム
データを、図１のマルチプレクサＭＰ１１の外部端子側
入力端に供給してシリアル転送し、全てのメモリセルブ
ロックにロードする。
【００４１】（３２）プログラマブルロジックブロック
ＬＢ１１に対し自己試験回路Ｃ１１で試験を行う。故障
が検出されれば不良品と判定し、処理を終了する。 （３３）プログラマブルロジックブロックＬＢ１１のメ
モリセルブロックの内容を、次の試験でその結果を判定
できるように書き換える。 （３４）プログラマブルロジックブロックＬＢ１１に対
し、上記書き換えに対応した所定の試験を行う。故障が
検出されれば不良品と判定し、処理を終了する。
ＬＢ１１に対し自己試験回路Ｃ１１で試験を行う。故障
が検出されれば不良品と判定し、処理を終了する。 （３３）プログラマブルロジックブロックＬＢ１１のメ
モリセルブロックの内容を、次の試験でその結果を判定
できるように書き換える。 （３４）プログラマブルロジックブロックＬＢ１１に対
し、上記書き換えに対応した所定の試験を行う。故障が
検出されれば不良品と判定し、処理を終了する。
【００４２】以下、故障が検出されなければステップ３
３及び３４と同様の処理が試験箇所を変えて繰り返され
る。本第１実施形態では、プログラムデータをＦＰＧＡ
１０Ａ内の全メモリセルブロックにロードするのは被試
験ブロック毎に１回でよく、後は被試験ブロック内のメ
モリセルブロックに対してのみその書き換えを行えばよ
いので、試験時間を従来よりも大幅に短縮することがで
きる。
３及び３４と同様の処理が試験箇所を変えて繰り返され
る。本第１実施形態では、プログラムデータをＦＰＧＡ
１０Ａ内の全メモリセルブロックにロードするのは被試
験ブロック毎に１回でよく、後は被試験ブロック内のメ
モリセルブロックに対してのみその書き換えを行えばよ
いので、試験時間を従来よりも大幅に短縮することがで
きる。
【００４３】図５は、自己試験用プログラムデータ及び
テストパターンの作成手順を示す。図１のＦＰＧＡ１０
Ａがｎ個の第１〜ｎプログラマブルロジックブロックで
構成されているとする。第１〜ｎプログラマブルロジッ
クブロックをそれぞれ被試験ブロックとする第１〜ｎプ
ログラムデータ及び第１〜ｎ試験パターンを、以下のよ
うにして自動作成する。
テストパターンの作成手順を示す。図１のＦＰＧＡ１０
Ａがｎ個の第１〜ｎプログラマブルロジックブロックで
構成されているとする。第１〜ｎプログラマブルロジッ
クブロックをそれぞれ被試験ブロックとする第１〜ｎプ
ログラムデータ及び第１〜ｎ試験パターンを、以下のよ
うにして自動作成する。
【００４４】（５０、５１）第１プログラマブルロジッ
クブロックを被試験ブロックとする自己試験回路Ｃ１１
を、例えばＨＤＬ言語で論理記述し、また、第１試験パ
ターンを作成する。 （５２）自己試験回路Ｃ１１を論理記述したものを入力
データとして、ＦＰＧＡ１０Ａのテクノロジーに合った
論理回路を論理合成プログラムで自動生成する。
クブロックを被試験ブロックとする自己試験回路Ｃ１１
を、例えばＨＤＬ言語で論理記述し、また、第１試験パ
ターンを作成する。 （５２）自己試験回路Ｃ１１を論理記述したものを入力
データとして、ＦＰＧＡ１０Ａのテクノロジーに合った
論理回路を論理合成プログラムで自動生成する。
【００４５】（５３）マッピングプログラム（マッパ
ー）により、ステップ５２で得られた論理回路を、論理
ブロック単位でＦＰＧＡ１０Ａ内に割り当てる。 （５４）割り当てられた論理ブロック及びこの論理ブロ
ック内の論理回路に基づいて、第１プログラムデータを
配置配線プログラム（プレイサー＆ルータ）で自動生成
する。ＦＰＧＡ１０Ａの構成を考慮し、この第１プログ
ラムデータに基づいて第２〜ｎプログラムデータを自動
生成する。
ー）により、ステップ５２で得られた論理回路を、論理
ブロック単位でＦＰＧＡ１０Ａ内に割り当てる。 （５４）割り当てられた論理ブロック及びこの論理ブロ
ック内の論理回路に基づいて、第１プログラムデータを
配置配線プログラム（プレイサー＆ルータ）で自動生成
する。ＦＰＧＡ１０Ａの構成を考慮し、この第１プログ
ラムデータに基づいて第２〜ｎプログラムデータを自動
生成する。
【００４６】（５５）第１プログラムデータで設定され
たＦＰＧＡ１０Ａについて、回路素子及び配線の容量及
び抵抗を抽出し、これらから信号伝播遅延時間を算出す
る。 （５６）第２〜ｎプログラムデータ、第１試験パターン
及びＦＰＧＡ１０Ａの構成に基づいて、第２〜ｎ試験パ
ターンを作成する。ステップ５５で得られた信号伝播遅
延時間に基づいて、第１〜ｎ試験パターンを修正する。
たＦＰＧＡ１０Ａについて、回路素子及び配線の容量及
び抵抗を抽出し、これらから信号伝播遅延時間を算出す
る。 （５６）第２〜ｎプログラムデータ、第１試験パターン
及びＦＰＧＡ１０Ａの構成に基づいて、第２〜ｎ試験パ
ターンを作成する。ステップ５５で得られた信号伝播遅
延時間に基づいて、第１〜ｎ試験パターンを修正する。
【００４７】なお、ステップ５４及び５６において、Ｆ
ＰＧＡ１０Ａの構成に対し第１〜ｎ被試験ブロックを割
り当てる。従来では、１つのプログラムデータで試験可
能な数カ所を単位として、図５のステップ５０、５２〜
５４で１つのプログラムデータを作成し、ステップ５
１、５５及び５６で１つの試験パターンを作成し、これ
を繰り返し行っていたので、プログラムデータ及び試験
パターンの作成に長時間を要していた。これに対し、本
第１実施形態では、１つの試験ブロックとする自己試験
回路を論理記述し、この試験ブロックに対する試験パタ
ーンを作成することにより、全てのプログラマブルロジ
ックブロックを試験するためのプログラムデータ及び試
験パターンが得られるので、従来よりも容易にかつ短時
間でプログラムデータ及び試験パターンを得ることがで
きる。
ＰＧＡ１０Ａの構成に対し第１〜ｎ被試験ブロックを割
り当てる。従来では、１つのプログラムデータで試験可
能な数カ所を単位として、図５のステップ５０、５２〜
５４で１つのプログラムデータを作成し、ステップ５
１、５５及び５６で１つの試験パターンを作成し、これ
を繰り返し行っていたので、プログラムデータ及び試験
パターンの作成に長時間を要していた。これに対し、本
第１実施形態では、１つの試験ブロックとする自己試験
回路を論理記述し、この試験ブロックに対する試験パタ
ーンを作成することにより、全てのプログラマブルロジ
ックブロックを試験するためのプログラムデータ及び試
験パターンが得られるので、従来よりも容易にかつ短時
間でプログラムデータ及び試験パターンを得ることがで
きる。
【００４８】［第２実施形態］図６は、図１のＦＰＧＡ
１０Ａに対応した第２実施形態に係るＦＰＧＡ１０Ｂの
一部を示すブロック図である。この回路では、全てのプ
ログラマブルロジックユニットに共通の共通線５７が、
チップ周辺部に形成され、共通線５７と、マルチプレク
サＭＰ１１、ＭＰ１２及び不図示のプログラマブルロジ
ックユニットの他の該当するマルチプレクサの一方の入
力端とが接続されている。また、共通線５７とセル間配
線Ｙ１、Ｙ２、Ｘ１及び不図示のその他のセル間配線と
の間が接続されている。
１０Ａに対応した第２実施形態に係るＦＰＧＡ１０Ｂの
一部を示すブロック図である。この回路では、全てのプ
ログラマブルロジックユニットに共通の共通線５７が、
チップ周辺部に形成され、共通線５７と、マルチプレク
サＭＰ１１、ＭＰ１２及び不図示のプログラマブルロジ
ックユニットの他の該当するマルチプレクサの一方の入
力端とが接続されている。また、共通線５７とセル間配
線Ｙ１、Ｙ２、Ｘ１及び不図示のその他のセル間配線と
の間が接続されている。
【００４９】ＰＬＵ選択コードがプログラマブルロジッ
クユニットＵ１１Ｂの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック書き換えモー
ドの場合には、マルチプレクサＭＰ１１により共通線５
７側が選択され、メモリセルブロック書き換え時には、
メモリセルブロックＭ１１のみにシフトクロックが供給
され他のメモリセルブロックには供給されず、シリアル
書き換えデータが図２の自己試験回路Ｃ１１から図６の
例えばセル間配線Ｘ１（又はＹ１）、共通線５７及びマ
ルチプレクサＭＰ１１を通りメモリセルブロックＭ１１
のみに供給されてその内容が書き換えられる。
クユニットＵ１１Ｂの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック書き換えモー
ドの場合には、マルチプレクサＭＰ１１により共通線５
７側が選択され、メモリセルブロック書き換え時には、
メモリセルブロックＭ１１のみにシフトクロックが供給
され他のメモリセルブロックには供給されず、シリアル
書き換えデータが図２の自己試験回路Ｃ１１から図６の
例えばセル間配線Ｘ１（又はＹ１）、共通線５７及びマ
ルチプレクサＭＰ１１を通りメモリセルブロックＭ１１
のみに供給されてその内容が書き換えられる。
【００５０】ＰＬＵ選択コードがプログラマブルロジッ
クユニットＵ１１Ｂの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック読み出しモー
ドの場合には、デマルチプレクサＤＭ１１の出力端はセ
ル間配線Ｙ１側が選択され、メモリセルブロック読み出
し時には、メモリセルブロックＭ１１のみにシフトクロ
ックが供給され他のメモリセルブロックには供給され
ず、メモリセルブロックＭ１１内の内容がシリアルデー
タとして、デマルチプレクサＤＭ１１及びセル間配線Ｙ
１を介し図２（Ａ）の自己試験回路Ｃ１１に供給され、
又は、デマルチプレクサＤＭ１１から共通線５７を通
り、他のセル間配線を介して自己試験回路Ｃ１１に供給
される。
クユニットＵ１１Ｂの識別コードであり、かつ、動作モ
ードが試験モードかつメモリセルブロック読み出しモー
ドの場合には、デマルチプレクサＤＭ１１の出力端はセ
ル間配線Ｙ１側が選択され、メモリセルブロック読み出
し時には、メモリセルブロックＭ１１のみにシフトクロ
ックが供給され他のメモリセルブロックには供給され
ず、メモリセルブロックＭ１１内の内容がシリアルデー
タとして、デマルチプレクサＤＭ１１及びセル間配線Ｙ
１を介し図２（Ａ）の自己試験回路Ｃ１１に供給され、
又は、デマルチプレクサＤＭ１１から共通線５７を通
り、他のセル間配線を介して自己試験回路Ｃ１１に供給
される。
【００５１】共通線５７を外部端子に接続すれば、図８
のように外部に試験装置を備えたとしても、メモリセル
ブロック単位でその内容を書き換えることができるの
で、従来よりも短時間で試験を行うことが可能となる。 ［第３実施形態］図７は、本発明の第３実施形態のプロ
グラマブルロジックデバイス１０Ｃを示す。
のように外部に試験装置を備えたとしても、メモリセル
ブロック単位でその内容を書き換えることができるの
で、従来よりも短時間で試験を行うことが可能となる。 ［第３実施形態］図７は、本発明の第３実施形態のプロ
グラマブルロジックデバイス１０Ｃを示す。
【００５２】このデバイス１０Ｃでは、その内部にＦＰ
ＧＡ１０Ｂと、プログラムで機能を変更することができ
ないロジックブロック６０及び６１とを備えている。ロ
ジックブロック６０及び６１は例えば、ＡＳＩＣにおけ
るメモリやＭＰＵ等のマクロセルである。デバイス１０
Ｃは、ＦＰＧＡを含む多数のロジックブロックが１つの
チップに形成されたいわゆるシステムオンワンチップで
あってもよい。
ＧＡ１０Ｂと、プログラムで機能を変更することができ
ないロジックブロック６０及び６１とを備えている。ロ
ジックブロック６０及び６１は例えば、ＡＳＩＣにおけ
るメモリやＭＰＵ等のマクロセルである。デバイス１０
Ｃは、ＦＰＧＡを含む多数のロジックブロックが１つの
チップに形成されたいわゆるシステムオンワンチップで
あってもよい。
【００５３】ＦＰＧＡ１０Ｂについては、上記同様に自
己試験を行うことができる。ロジックブロック６０及び
６１に対しては、ＦＰＧＡ１０Ｂで自己試験回路を構成
することにより、ロジックブロック６０と６１を１つず
つ又は両方同時に、試験を行う。なお、本発明には外に
も種々の変形例が含まれる。
己試験を行うことができる。ロジックブロック６０及び
６１に対しては、ＦＰＧＡ１０Ｂで自己試験回路を構成
することにより、ロジックブロック６０と６１を１つず
つ又は両方同時に、試験を行う。なお、本発明には外に
も種々の変形例が含まれる。
【００５４】例えば、図１のデマルチプレクサＤＭ１１
の替わりに、メモリセルブロックＭ１１のシリアルデー
タ出力端とメモリセルブロックＭ１２のシリアルデータ
入力端との間に接続されたスイッチ素子を用いた構成で
あってもよい。この場合、メモリセルブロックＭ１１の
内容の読み出しはできなくなるので、メモリテストが制
限される。
の替わりに、メモリセルブロックＭ１１のシリアルデー
タ出力端とメモリセルブロックＭ１２のシリアルデータ
入力端との間に接続されたスイッチ素子を用いた構成で
あってもよい。この場合、メモリセルブロックＭ１１の
内容の読み出しはできなくなるので、メモリテストが制
限される。
【００５５】また、本発明のプログラマブルロジックデ
バイスは、プログラムデータをメモリに書き込むことに
より機能が設定される同一構成のプログラマブルロジッ
クブロックを複数備えたものであればよく、ＰＬＡ又は
ＣＰＬＤ等であってもよい。
バイスは、プログラムデータをメモリに書き込むことに
より機能が設定される同一構成のプログラマブルロジッ
クブロックを複数備えたものであればよく、ＰＬＡ又は
ＣＰＬＤ等であってもよい。
【図１】本発明の第１実施形態に係るＦＰＧＡの一部を
示すブロック図である。
示すブロック図である。
【図２】図１のＦＰＧＡの自己試験方法説明図である。
【図３】図２（Ａ）の自己試験回路の概略構成図を示す
ブロック図である。
ブロック図である。
【図４】図２（Ａ）の構成での自己試験手順を示す概略
フローチャートである。
フローチャートである。
【図５】自己試験用プログラムデータ及びテストパター
ンの作成手順を示す概略フローチャートである。
ンの作成手順を示す概略フローチャートである。
【図６】本発明の第２実施形態に係るＦＰＧＡの一部を
示すブロック図である。
示すブロック図である。
【図７】本発明の第３実施形態のＦＰＧＡ自己試験方法
説明用ブロック図である。
説明用ブロック図である。
【図８】従来のＦＰＧＡ試験方法説明用ブロック図であ
る。
る。
【図９】図８中の試験装置による従来のＦＰＧＡ試験手
順を示すフローチャートである。
順を示すフローチャートである。
１０、１０Ａ、１０Ｂ ＦＰＧＡ ３０、３０Ａ プログラムデータ経路選択制御回路 ４１ 制御部 ４０ 試験パターン発生部 ４２ 比較部 ４３ プログラムデータ書換部 ５７ 共通線 ＬＢ１１〜ＬＢ１３ プログラマブルロジックブロック Ｃ１１〜Ｃ１３ 自己試験回路 ＬＣ１１、ＬＣ１２ プログラマブルロジックセル Ｍ１１、Ｍ１２ メモリセルブロック Ｘ１１、Ｘ１２、Ｙ１１、Ｙ１２ 配線 Ｘ１、Ｙ１、Ｙ２ セル間配線 Ｕ１１Ａ、Ｕ１２Ａ、Ｕ１１Ｂ、Ｕ１２Ｂ プログラマ
ブルロジックユニット Ｓ１１、ＳＸ１１、ＳＹ１１ マトリックススイッチ ＭＰ１１、ＭＰ１２ マルチプレクサ ＤＭ１１、ＤＭ１２ デマルチプレクサ
ブルロジックユニット Ｓ１１、ＳＸ１１、ＳＹ１１ マトリックススイッチ ＭＰ１１、ＭＰ１２ マルチプレクサ ＤＭ１１、ＤＭ１２ デマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 穴沢 哲哉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松丸 賢一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (10)
- 【請求項１】 プログラムデータをメモリに書き込むこ
とにより機能が設定されるプログラマブルロジックブロ
ックを備えたプログラマブルロジックデバイスの故障を
検出するプログラマブルロジックデバイス試験方法にお
いて、 プログラマブルロジックデバイス内の被試験ブロックに
対し該プログラマブルロジックデバイス内の該被試験ブ
ロック以外のプログラマブルロジックブロックで自己試
験回路を構成するように該プログラムデータを該メモリ
にロードする第１工程と、 該自己試験回路で該被試験ブロックを試験する第２工程
と、 を有することを特徴とするプログラマブルロジックデバ
イス試験方法。 - 【請求項２】 上記被試験ブロックはプログラムデータ
で機能を変更することができないロジックブロックであ
ることを特徴とする請求項１記載のプログラマブルロジ
ックデバイス試験方法。 - 【請求項３】 上記プログラマブルロジックデバイス
は、同一構成のプログラマブルロジックブロックを複数
備え、 上記被試験ブロックは１つのプログラマブルロジックブ
ロックであり、上記自己試験回路は該被試験ブロックを
除いた１つ以上のプログラマブルロジックブロックで構
成され、 上記第２工程において、上記自己試験回路で上記メモリ
の内容を書き換えることにより該被試験ブロックの機能
を変更し、変更された該被試験ブロックに対しても試験
を行う、 ことを特徴とする請求項１記載のプログラマブルロジッ
クデバイス試験方法。 - 【請求項４】 上記第１工程と上記第２工程とを、上記
被試験ブロックと上記自己試験回路との組み合わせを変
える毎に実行することを特徴とする請求項３記載のプロ
グラマブルロジックデバイス試験方法。 - 【請求項５】 上記プログラマブルロジックデバイス
は、プログラマブルロジックセルと、該プログラマブル
ロジックセルに接続された配線と、該配線とプログラマ
ブルロジックセル間配線との接続部に配設されたマトリ
ックススイッチと、該プログラマブルロジックセル間配
線どうしの交差部に配設されたマトリックススイッチと
を備えたプログラマブルロジックユニットを複数有し、
該プログラマブルロジックセルの機能と該マトリックス
スイッチのオン／オフとが上記メモリの内容で設定され
るＦＰＧＡであり、 上記プログラマブルロジックブロックは、該プログラマ
ブルロジックユニットを整数個有する、 ことを特徴とする請求項４記載のプログラマブルロジッ
クデバイス試験方法。 - 【請求項６】 上記メモリは、上記プログラマブルロジ
ックブロック毎のメモリセルブロックが縦続接続されて
メモリセルブロック間でプログラムデータをシリアル転
送可能になっており、 上記被試験ブロックの該メモリセルブロックの縦続接続
を切り離して該メモリセルブロックのシリアルデータ入
力端を上記プログラマブルロジックセル間配線に接続
し、該プログラマブルロジックセル間配線を介して該被
試験ブロックの該メモリセルブロックの内容を上記自己
試験回路で書き換えることにより該被試験ブロックの機
能を変更する、 ことを特徴とする請求項３乃至５のいずれか１つに記載
のプログラマブルロジックデバイス試験方法。 - 【請求項７】 請求項３乃至５のいずれか１つに記載の
プログラマブルロジックデバイス試験方法を実施するた
めに、第１〜ｎプログラマブルロジックブロックをそれ
ぞれ被試験ブロックとする第１〜ｎプログラムデータ及
び第１〜ｎ試験パターンを作成するプログラマブルロジ
ックデバイス試験用データ作成方法であって、 第１プログラマブルロジックブロックを被試験ブロック
とする自己試験回路を論理記述し、該第１試験パターン
を作成し、 該自己試験回路を論理記述したものを入力データとして
論理合成プログラムで論理回路を自動生成し、 マッピングプログラムにより該論理回路を論理ブロック
単位でプログラマブルロジックデバイス内に割り当て、 割り当てられた論理ブロック及び該論理ブロック内の論
理回路に基づいて配置配線プログラムで該第１プログラ
ムデータを作成し、該第１プログラムデータと該プログ
ラマブルロジックデバイスの構成とから該第２〜ｎプロ
グラムデータを作成し、 該第１プログラムデータで設定されたプログラマブルロ
ジックデバイスについて信号伝播遅延時間を計算し、 該第２〜ｎプログラムデータ及び該第１試験パターンに
基づいて該第２〜ｎ試験パターンを作成し、該信号伝播
遅延時間に基づいて該第１〜ｎ試験パターンを修正す
る、 ことを特徴とするプログラマブルロジックデバイス試験
用データ作成方法。 - 【請求項８】 プログラマブルロジックセルと、該プロ
グラマブルロジックセルに接続された配線と、該配線と
プログラマブルロジックセル間配線との接続部に配設さ
れたマトリックススイッチと、該プログラマブルロジッ
クセル間配線どうしの交差部に配設されたマトリックス
スイッチとを備えたロジックブロックと、該プログラマ
ブルロジックセルの機能と該マトリックススイッチのオ
ン／オフとを記憶内容により設定するシリアル転送可能
なメモリセルブロックとを備えたプログラマブルロジッ
クブロックを複数有するプログラマブルロジックデバイ
スにおいて、該プログラマブルロジックブロックは、 共通出力端が該メモリセルブロックのシリアルデータ入
力端に接続され、一方の選択入力端が該プログラマブル
ロジックセル間配線に接続され、他方の選択入力端が他
のプログラマブルロジックブロックのメモリセルブロッ
クシリアル接続端に接続されたマルチプレクサと、 該メモリセルブロックのシリアルデータ出力端と他のメ
モリセルブロックのシリアルデータ入力端との間に接続
されたスイッチ素子とを有し、 供給される制御データに応じて、該マルチプレクサ及び
該スイッチ素子を選択制御するプログラムデータ経路選
択制御回路を該複数のプログラマブルロジックブロック
に共通の回路として有する、 ことを特徴とするプログラマブルロジックデバイス。 - 【請求項９】 プログラマブルロジックセルと、該プロ
グラマブルロジックセルに接続された配線と、該配線と
プログラマブルロジックセル間配線との接続部に配設さ
れたマトリックススイッチと、該プログラマブルロジッ
クセル間配線どうしの交差部に配設されたマトリックス
スイッチとを備えたロジックブロックと、該プログラマ
ブルロジックセルの機能と該マトリックススイッチのオ
ン／オフとを記憶内容により設定するシリアル転送可能
なメモリセルブロックとを備えたプログラマブルロジッ
クブロックを複数有するプログラマブルロジックデバイ
スにおいて、該プログラマブルロジックブロックは、 共通出力端が該メモリセルブロックのシリアルデータ入
力端に接続され、一方の選択入力端が、該複数のプログ
ラマブルロジックブロックに共通の共通線を介して該プ
ログラマブルロジックセル間配線に接続され、他方の選
択入力端が他のプログラマブルロジックブロックのメモ
リセルブロックシリアル接続端に接続されたマルチプレ
クサと、 該メモリセルブロックのシリアルデータ出力端と他のメ
モリセルブロックのシリアルデータ入力端との間に接続
されたスイッチ素子とを有し、 供給される制御データに応じて、該マルチプレクサ及び
該スイッチ素子を選択制御するプログラムデータ経路選
択制御回路を該複数のプログラマブルロジックブロック
に共通の回路として有する、 ことを特徴とするプログラマブルロジックデバイス。 - 【請求項１０】 上記データ経路選択制御回路は、供給
されるシリアル信号を並列データに変換して上記制御デ
ータを生成し、該制御データには通常使用モードと試験
モードとを区別するビットが含まれており、該ビットが
通常使用モードを示している場合には、該データ経路選
択制御回路は、上記複数のプログラマブルロジックブロ
ックのメモリセルブロック間をシリアル転送可能に縦続
接続させる、 ことを特徴とする請求項８又は９記載のプログラマブル
ロジックデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20041397A JP3597972B2 (ja) | 1997-07-25 | 1997-07-25 | プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20041397A JP3597972B2 (ja) | 1997-07-25 | 1997-07-25 | プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1144741A true JPH1144741A (ja) | 1999-02-16 |
| JP3597972B2 JP3597972B2 (ja) | 2004-12-08 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20041397A Expired - Fee Related JP3597972B2 (ja) | 1997-07-25 | 1997-07-25 | プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3597972B2 (ja) |
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|---|---|---|---|---|
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| JP2008293652A (ja) * | 2008-08-08 | 2008-12-04 | Renesas Technology Corp | 同期型半導体記憶装置およびそのテスト方法 |
| JP2012521123A (ja) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路における故障耐性 |
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| KR101334184B1 (ko) * | 2007-11-08 | 2013-11-28 | 삼성전자주식회사 | 필드 프로그래머블 반도체 메모리장치 및 그프로그래밍방법 |
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-
1997
- 1997-07-25 JP JP20041397A patent/JP3597972B2/ja not_active Expired - Fee Related
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| CN102944831B (zh) * | 2012-11-22 | 2015-05-13 | 复旦大学 | 自动化测试中扩展输入输出通道的方法 |
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|---|---|
| JP3597972B2 (ja) | 2004-12-08 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040903 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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