JPH08235895A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 故障がＸデコーダに起因するものかＹデコー
ダに起因するものかを容易に区別する。 【構成】 メモリ回路２１のＸデコーダ３２およびＹデ
コーダ３３に夫々対応する別個の全周期系列発生回路３
６，３８を設け、一方の第１の全周期系列発生回路３６
の特定のアドレス状態を特定状態検出回路３７で検出す
ることで、一方のアドレスが１通り変化した後で始めて
他方のアドレスを変化させる。 【効果】 どのタイミングで故障が発生したかが判れ
ば、Ｘ、Ｙデコーダのいずれによる故障かが即座に判
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ回路を試
験するためのメモリテスト回路等の半導体集積回路装置
に関する。

【０００２】

【従来の技術】

｛第１の従来例｝第１の従来例の半導体集積回路装置と
してのメモリテスト回路の技術は、特開昭６３一２０４
３２５号公報で述べられている。

【０００３】図３７は第１の従来例における単方向の疑
似乱数発生回路であり、半導体メモリ回路に対して疑似
ランダムな順序でアドレス信号を発生する（以下、この
種の疑似乱数発生回路を全周期系列発生回路と呼ぶ）。
図３７中の符号１はｎ段のシフトレジスタ、２，２ａは
排他的論理和回路、４シフトクロック端子、５は出力端
子、６は初期化端子、７ａはゼロ検出回路である。

【０００４】｛第２の従来例｝図３８は第２の従来例に
おける双方向の疑似乱数発生回路であり、半導体メモリ
回路に対して疑似ランダムな順序または全く逆の疑似ラ
ンダムな順序でアドレス信号を発生する（以下、この種
の疑似乱数発生回路は双方向全周期系列発生回路と呼
ぶ）。図３８中の符号２，２ａ，２ｂは排他的論理和回
路、４ａは正方向シフトクロック端子、４ｂは逆方向シ
フトクロック端子、６は初期化端子、７ａ，７ｂはゼロ
検出回路、１０は双方向シフト可能な双方向直列シフト
レジスタである。

【０００５】｛第３の従来例｝図３９は、第３の従来例
のアドレス発生回路１１としての全周期系列発生回路１
２とメモリ回路１３とを含む半導体集積回路装置（メモ
リテスト回路）の回路図である。図３９内では説明の便
宜のためメモリ回路１３内のＸデコーダ１４、Ｙデコー
ダ１５、メモリセル１６を明示している。また、説明の
便宜のためメモリセルに番号（０〜３１）を付けてい
る。なお、メモリ回路１３としては、ＲＡＭおよびＲＯ
Ｍが対象となっている。

【０００６】全周期系列発生回路１２はシフトレジスタ
回路１７とフィードバック回路１８により構成されてお
り、フィードバック回路１８はＮＯＲ回路１８ａ，１８
ｂおよび排他的論理和回路（イクスクルーシブ・オア：
以下、ＸＯＲと称す）回路１８ｃから構成されている。

【０００７】図３９の回路の動作を図４０に示す。図４
０では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ
１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定して
いる。これは、全周期系列発生回路１２にリセット手段
（図示せず）を付加することで実現される。時刻Ｔが進
むにつれて全周期系列発生回路１２内のシフトレジスタ
回路１７が動作し、アドレスの欄で示すようにアドレス
が変化する。

【０００８】アドレスは０から３１（２の５乗一１）ま
での全ての値が発生されるので、メモリセル１６の全て
をアクセスすることができる。図４０ではこのアドレス
をメモリ回路１３のＸアドレスとＹアドレスの欄に分け
て示している。１つのシフトレジスタ１７でアドレスを
発生しているので、基本的にはＸアドレスとＹアドレス
が同時に変化する（まれに、片方のアドレスが変化しな
い場合もある）。

【０００９】

【発明が解決しようとする課題】メモリ回路がＸデコー
ダおよびＹデコーダの両デコーダを有する場合、第１の
従来例および第２の従来例のような回路をＸアドレスお
よびＹアドレスに夫々設けると、夫々の回路のシフト動
作を制御信号等で制御する必要がある。この場合、制御
信号等の発生系列が複雑となるため、外部に複雑な制御
回路を必要とする。かかる事態を避けるためには、第３
の従来例のように、メモリテスト回路の内部で自発的に
両アドレスを系列的に変遷させつつ発生する必要があ
る。

【００１０】ここで、回路の故障をテストする場合、故
障がＸデコーダ１４に起因するものかＹデコーダ１５に
起因するものかを効率的に区別したいときがある。この
場合、テスト効率を考えると、ＸまたはＹの片方のアド
レスを一通り変化させた後で他方のアドレスを更新する
ようなメモリ回路テストを行うことが望ましい。しかし
ながら、第３の従来例のメモリテスト回路では、前述の
ように原則としてＸアドレスとＹアドレスが同時に変化
するため、ＸまたはＹの片方のアドレスを一通り変化さ
せた後で他方のアドレスを更新するようなメモリ回路テ
ストを実施できない。従って、故障がＸデコーダ１４に
起因するものかＹデコーダ１５に起因するものかを区別
するのに時間がかかるといった問題がある。

【００１１】また、ＸアドレスおよびＹアドレスの変化
が不規則で、その両方または片方が変化したりしなかっ
たりする。ビット線またはワード線のうちのいずれかの
アドレスが変化しなかった場合、前回にアクセスされた
ビット線またはワード線が立ち上がったままの状態で同
じビット線またはワード線について次回にもアクセスが
行われるため、アクセススピードが非常に速いものとな
る。一方、ビット線およびワード線の両方のアドレスが
変化した場合、前回にアクセスされたビット線およびワ
ード線の両方が立ち上がる時間を必要とするため、アク
セススピードは遅くなる。このため、アクセススピード
の測定を行いたい場合に、条件によって速くなったり遅
くなったりするため、正確な測定を行うことができなく
なる。

【００１２】本発明は、上記課題に鑑み、故障がＸデコ
ーダに起因するものかＹデコーダに起因するものかの区
別を容易に行うことができ、かつ、同一ビット線や同一
ワード線の連続的なアクセスを伴う場合のアクセスタイ
ムテストに有効なメモリテスト回路等の半導体集積回路
装置の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明に係る課題解決手
段は、請求項１の如く、メモリセル、該メモリセルのＸ
アドレスを指定するＸデコーダ、および前記メモリセル
のＹアドレスを指定するＹデコーダを備えるメモリ回路
と、前記Ｘデコーダおよび前記Ｙデコーダの両アドレス
を生成するアドレス発生回路とを備え、前記アドレス発
生回路は、前記Ｘデコーダおよび前記Ｙデコーダのうち
の一方のアドレスの全ての値を周期的かつ系列的に順次
変遷しつつ生成する第１の全周期系列発生回路と、前記
Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレ
スの全ての値を周期的かつ系列的に順次変遷しつつ生成
する第２の全周期系列発生回路と、前記第１の全周期系
列発生回路における特定のアドレス状態を検出し、かつ
当該特定のアドレス状態以外の場合は前記第２の全周期
系列発生回路の動作を停止させる特定状態検出回路とを
備えるものである。

【００１４】そして、本発明の請求項２に係る第１の態
様として、図６、図８、または図１０および図１１の如
く、前記第１の全周期系列発生回路は、生成するアドレ
スのビット数に対応する第１のシフトレジスタ部と、該
第１のシフトレジスタ部に系列的にアドレスデータの変
遷を行わせるようフィードバックを施す第１のフィード
バック回路とを備え、前記第２の全周期系列発生回路
は、生成するアドレスのビット数に対応する第２のシフ
トレジスタ部と、該第２のシフトレジスタ部に系列的に
アドレスデータの変遷を行わせるようフィードバックを
施す第２のフィードバック回路とを備え、前記メモリセ
ル回路は、前記Ｘデコーダおよび前記Ｙデコーダのうち
の一方に接続され、前記第１の全周期系列発生回路の前
記第１のシフトレジスタ部と同様に構成されかつ該第１
の全周期系列発生回路の前記第１のフィードバック回路
からの出力信号に基づいて前記第１のシフトレジスタ部
と同様に動作する第１のシフトレジスタ回路と、前記Ｘ
デコーダおよび前記Ｙデコーダのうちの他方に接続さ
れ、前記第２の全周期系列発生回路の前記第２のシフト
レジスタ部と同様に構成されかつ該第２の全周期系列発
生回路の前記第２のフィードバック回路からの出力信号
に基づいて前記第２のシフトレジスタ部と同様に動作す
る第２のシフトレジスタ回路とをさらに備える。

【００１５】望ましくは、図８、または図１０および図
１１の如く、前記アドレス発生回路は、前記特定状態検
出回路からの信号に基づいて、前記第２の全周期系列発
生回路が動作停止状態のときは前記第１の全周期系列発
生回路の出力を選択し、前記第２の全周期系列発生回路
が動作状態のときは前記第２の全周期系列発生回路の出
力を選択するセレクタ回路をさらに備え、前記メモリ回
路は、前記特定状態検出回路からの信号に基づいて、前
記第２の全周期系列発生回路が動作停止状態のときに前
記セレクタ回路の出力を前記第１のシフトレジスタ回路
に伝播し、前記第２の全周期系列発生回路が動作状態の
ときは特定の固定データを前記第１のシフトレジスタ回
路に伝播するゲート回路をさらに備え、前記メモリ回路
の前記第２のシフトレジスタ回路の入力端子は前記セレ
クタ回路に接続され、前記第２のシフトレジスタ回路の
シフト動作は前記特定状態検出回路によって制御され
る。

【００１６】本発明の請求項４に係る第２の態様とし
て、図１３および図１４、または図１７および図１８の
如く、前記第１の全周期系列発生回路および前記第２の
全周期系列発生回路は、データを双方向にシフトさせる
双方向全周期系列発生回路から夫々構成され、前記第１
の全周期系列発生回路は、生成するアドレスのビット数
に対応する第１の双方向シフトレジスタ部と、該第１の
双方向シフトレジスタ部の双方向に対して系列的にアド
レスデータの変遷を行わせるようフィードバックを施す
第１の双方向フィードバック回路とを備え、前記第２の
全周期系列発生回路は、生成するアドレスのビット数に
対応する第２の双方向シフトレジスタ部と、該第２の双
方向シフトレジスタ部の双方向に対して系列的にアドレ
スデータの変遷を行わせるようフィードバックを施す第
２の双方向フィードバック回路とを備え、前記特定状態
検出回路は、前記第１の全周期系列発生回路が順方向動
作モードの場合は前記第１の全周期系列発生回路が所定
の第１の状態以外のときに前記第２の全周期系列発生回
路の動作を停止させるとともに、前記第１の全周期系列
発生回路が逆方向動作モードの場合は前記第１の全周期
系列発生回路が所定の第２の状態以外のときに前記第２
の全周期系列発生回路の動作を停止させるように構成さ
れる。

【００１７】望ましくは、図１７および図１８の如く、
前記アドレス発生回路は、外部からの第１の動作モード
切替信号に基づいて、前記第１の全周期系列発生回路か
らの双方向の出力信号のいずれかが選択される第１のセ
レクタ回路と、外部からの第２の動作モード切替信号に
基づいて、前記第２の全周期系列発生回路からの双方向
の出力信号のいずれかが選択される第２のセレクタ回路
と、前記特定状態検出回路からの信号に基づいて、前記
第２の全周期系列発生回路が動作停止状態のときに前記
第１のセレクタ回路の出力を選択し、第２の全周期系列
発生回路が動作状態のときに前記第２のセレクタ回路の
出力を選択する第３のセレクタ回路とをさらに備え、前
記メモリセル回路は、前記Ｘデコーダおよび前記Ｙデコ
ーダのうちの一方に接続され、前記第１の全周期系列発
生回路の前記第１の双方向シフトレジスタ部と同様に構
成されて、前記第１の動作モード切替信号によって前記
第１の双方向シフトレジスタ部と同様に動作方向が制御
される第１の双方向シフトレジスタ回路と、前記Ｘデコ
ーダおよび前記Ｙデコーダのうちの他方に接続され、前
記第２の全周期系列発生回路の前記第２の双方向シフト
レジスタ部と同様に構成されて、前記第２の動作モード
切替信号によって前記第２の双方向シフトレジスタ部と
同様に動作方向が制御される第２の双方向シフトレジス
タ回路と、前記特定状態検出回路からの信号に基づい
て、前記第２の双方向シフトレジスタ回路が動作停止状
態のときに前記第３のセレクタ回路の出力を前記第１の
双方向シフトレジスタ回路の順方向入力に伝播し、前記
第２の双方向シフトレジスタ回路が動作状態のときに特
定の固定データを前記第１の双方向シフトレジスタ回路
の順方向入力に伝播するように構成された第１のゲート
回路と、前記特定状態検出回路からの信号に基づいて、
前記第２の双方向シフトレジスタ回路が動作停止状態の
ときに前記第３のセレクタ回路の出力を前記第１の双方
向シフトレジスタ回路の逆方向入力に伝播し、前記第２
の双方向シフトレジスタ回路が動作状態のときに特定の
固定データを前記第１の双方向シフトレジスタ回路の逆
方向入力に伝播するように構成された第２のゲート回路
とをさらに備え、前記第２の双方向シフトレジスタ回路
の双方向の入力端子に前記第３のセレクタ回路からの出
力信号が入力される。

【００１８】本発明の請求項６に係る第３の態様とし
て、図１９および図２０、または図２３および図２４の
如く、前記第１の全周期系列発生回路は、データを双方
向にシフトさせる双方向全周期系列発生回路であり、前
記第２の全周期系列発生回路は１ビット全周期系列発生
回路であり、前記第１の全周期系列発生回路は、生成す
るアドレスのビット数に対応する双方向シフトレジスタ
部と、該双方向シフトレジスタ部の双方向に対して系列
的にアドレスデータの変遷を行わせるようフィードバッ
クを施す双方向フィードバック回路とを備え、前記特定
状態検出回路は、前記第１の全周期系列発生回路が順方
向動作モードの場合は前記第１の全周期系列発生回路が
所定の第１の状態以外のときに前記第２の全周期系列発
生回路の動作を停止させるとともに、前記第１の全周期
系列発生回路が逆方向動作モードの場合は前記第１の全
周期系列発生回路が所定の第２の状態以外のときに前記
第２の全周期系列発生回路の動作を停止させるように構
成される。

【００１９】望ましくは、図２３および図２４の如く、
前記アドレス発生回路は、外部からの第１の動作モード
切替信号に基づいて、前記第１の全周期系列発生回路か
らの双方向の出力信号のいずれかが選択される第１のセ
レクタ回路と、前記特定状態検出回路からの信号に基づ
いて、前記第２の全周期系列発生回路が動作停止状態の
ときに第１のセレクタ回路の出力を選択し、第２の全周
期系列発生回路が動作状態のときに前記第２の全周期系
列発生回路の出力を選択する第２のセレクタ回路とをさ
らに備え、前記メモリセル回路は、前記Ｘデコーダおよ
び前記Ｙデコーダのうちの一方に接続され、前記第１の
全周期系列発生回路の前記双方向シフトレジスタ部と同
様に構成され、前記第１の動作モード切替信号に基づい
て前記第１の全周期系列発生回路の前記双方向シフトレ
ジスタ部と同様に動作方向が制御される双方向シフトレ
ジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダの
うちの他方に接続され、前記特定状態検出回路からの信
号に基づいて動作するよう制御される１ビットシフトレ
ジスタ回路と、前記特定状態検出回路からの信号に基づ
いて、前記１ビットシフトレジスタ回路が動作停止状態
のときに前記第２のセレクタ回路の出力を前記双方向シ
フトレジスタ回路の順方向入力に伝播し、前記１ビット
シフトレジスタ回路が動作状態のときに特定の固定デー
タを前記双方向シフトレジスタ回路の順方向入力に伝播
するように構成された第１のゲート回路と、前記特定状
態検出回路からの信号に基づいて、前記１ビットシフト
レジスタ回路が動作停止状態のときに前記第２のセレク
タ回路の出力を前記双方向シフトレジスタ回路の逆方向
入力に伝播し、前記１ビットシフトレジスタ回路が動作
状態のときに特定の固定データを前記双方向シフトレジ
スタ回路の逆方向入力に伝播するように構成された第２
のゲート回路とをさらに備え、前記１ビットシフトレジ
スタ回路の入力端子は、前記第２のセレクタ回路に接続
される。

【００２０】本発明の請求項８に係る第４の態様とし
て、図２５および図２６、図２９および図３０、または
図３１および図３２の如く、前記第１の全周期系列発生
回路は１ビット全周期系列発生回路であり、前記第２の
全周期系列発生回路は、外部からの第１の動作モード切
替信号に基づいてデータのシフト方向を双方向のうちの
いずれかに選択的に切り替えられる双方向全周期系列発
生回路であり、該第２の全周期系列発生回路は、生成す
るアドレスのビット数に対応する双方向シフトレジスタ
部と、該双方向シフトレジスタ部の双方向に対して系列
的にアドレスデータの変遷を行わせるようフィードバッ
クを施す双方向フィードバック回路とを備え、前記特定
状態検出回路は、前記第１の全周期系列発生回路からの
出力と外部からの第２の動作モード切替信号とを入力す
る排他的論理和回路を含み、前記第２の動作モード切替
信号と１ビットの前記第１の全周期系列発生回路のアド
レス状態とが一致または不一致のいずれか一方のときに
限り前記第２の全周期系列発生回路の動作を停止させる
ように構成される。

【００２１】望ましくは、図２９および図３０の如く、
前記アドレス発生回路は、前記第１の動作モード切替信
号に基づいて、前記第２の全周期系列発生回路からの双
方向の出力信号のいずれかが選択される第１のセレクタ
回路と、前記特定状態検出回路からの信号に基づいて、
前記第２の全周期系列発生回路が動作停止状態のときに
前記第１の全周期系列発生回路の出力を選択し、前記第
２の全周期系列発生回路が動作状態のときに前記第１の
セレクタ回路の出力を選択する第２のセレクタ回路とを
さらに備え、前記メモリセル回路は、前記Ｘデコーダお
よび前記Ｙデコーダのうちの前記他方に接続され、前記
第２の全周期系列発生回路の前記双方向シフトレジスタ
部と同様に構成され、前記第２のセレクタ回路の出力信
号が順方向入力および逆方向入力に接続され、前記特定
状態検出回路からの出力信号に基づいて前記第２の全周
期系列発生回路の動作と同様に動作停止制御され、か
つ、前記第１の動作モード切替信号に基づいて動作方向
が制御される双方向シフトレジスタ回路と、前記特定状
態検出回路からの信号に基づいて、前記第２の全周期系
列発生回路および前記双方向シフトレジスタ回路が動作
停止状態のときに前記第２のセレクタ回路の出力を選択
し、前記第２の全周期系列発生回路および前記双方向シ
フトレジスタ回路が動作状態のときに前記第２の動作モ
ード切替信号を選択する第３のセレクタ回路と、前記Ｘ
デコーダおよび前記Ｙデコーダのうちの前記一方に接続
され、前記第３のセレクタ回路からの出力信号が入力さ
れる１ビットシフトレジスタ回路とをさらに備える。

【００２２】あるいは、図３１および図３２の如く、前
記アドレス発生回路は、前記第１の動作モード切替信号
に基づいて、前記第２の全周期系列発生回路からの双方
向の出力信号のいずれかが選択されるセレクタ回路をさ
らに備え、前記メモリセル回路は、前記Ｘデコーダおよ
び前記Ｙデコーダのうちの前記一方に接続され、前記第
１の全周期系列発生回路からの出力信号が入力される１
ビットシフトレジスタ回路と、前記Ｘデコーダおよび前
記Ｙデコーダのうちの前記他方に接続され、前記第２の
全周期系列発生回路の前記双方向シフトレジスタ部と同
様に構成され、前記セレクタ回路の出力信号が順方向入
力および逆方向入力に接続され、前記第１の動作モード
切替信号に基づいて動作方向が制御される双方向シフト
レジスタ回路とをさらに備える。

【００２３】本発明の請求項１１に係る第５の態様とし
て、図３３および図３４、または図３５および図３６の
如く、前記アドレス発生回路は、前記第２の全周期系列
発生回路における特定のアドレス状態を検出し、かつ当
該特定のアドレス状態以外の場合は前記第１の全周期系
列発生回路の動作を停止させる副特定状態検出回路と、
前記特定状態検出回路および前記副特定状態検出回路の
うちいずれを動作させるかを選択する選択手段とをさら
に備える。

【００２４】また、望ましくは、図３５および図３６の
如く、前記アドレス発生回路は、前記第１の全周期系列
発生回路および前記第２の全周期系列発生回路につい
て、これらを直列に接続してスキャンパスを形成する
か、これらを個別に分離するかを選択するスキャンパス
選択手段をさらに備える。

【００２５】

【作用】本発明請求項１に係る半導体集積回路装置で
は、第１の全周期系列発生回路を動作させて、Ｘデコー
ダおよびＹデコーダのうちの一方のアドレスの全ての値
を、周期的かつ系列的に一通り変化させた後で、第２の
全周期系列発生回路を動作させて他方のアドレスを更新
する。これにより、故障がＸデコーダに起因するものか
Ｙデコーダに起因するものかを容易に区別できる。ま
た、メモリ回路の同一ビット線や同一ワード線の連続的
なアクセスを伴うため、アクセスタイムテストを正確に
行うことができる。

【００２６】本発明請求項２に係る半導体集積回路装置
では、アドレス発生回路の第１の全周期系列発生回路内
の第１のシフトレジスタ部と、各メモリ回路内の第１の
シフトレジスタ回路とを同様に（すなわち、同期して、
または所定のビット数だけ遅延して）動作させ、また、
アドレス発生回路の第２の全周期系列発生回路内の第２
のシフトレジスタ部と、各メモリ回路内の第２のシフト
レジスタ回路とを同様に（すなわち、同期して、または
所定のビット数だけ遅延して）動作させる。このような
構成とすることで、第１のシフトレジスタ部および第２
のシフトレジスタ部の全てのビット（レジスタ）とＸデ
コーダおよびＹデコーダの全ての桁（端子）とを夫々直
接接続する場合に比べて、アドレス発生回路とメモリ回
路との接続配線数を軽減することができる。

【００２７】特に、本発明請求項３に係る半導体集積回
路装置のように、セレクタ回路およびゲート回路を設け
ることで、アドレス発生回路からの信号を第１のシフト
レジスタ回路および第２のシフトレジスタ回路に対して
適宜選択的に切り替えることができ、両シフトレジスタ
回路へのデータ伝送用配線を１本に集約でき、アドレス
発生回路とメモリ回路との接続配線数を飛躍的に軽減す
ることができる。

【００２８】本発明請求項４に係る半導体集積回路装置
では、データのインクリメントおよびディクリメントの
切り替えを容易に行い得る双方向全周期系列発生回路に
てアドレス指定を行う場合において、第１の全周期系列
発生回路を動作させて、ＸデコーダおよびＹデコーダの
うちの一方のアドレスの全ての値を、周期的かつ系列的
に一通り変化させた後で、第２の全周期系列発生回路を
動作させて他方のアドレスを更新する。これにより、故
障がＸデコーダに起因するものかＹデコーダに起因する
ものかを容易に区別できる。また、メモリ回路の同一ビ
ット線や同一ワード線の連続的なアクセスを伴うため、
アクセスタイムテストを正確に行うことができる。

【００２９】本発明請求項５に係る半導体集積回路装置
では、アドレス発生回路の第１の全周期系列発生回路内
の第１の双方向シフトレジスタ部と、各メモリ回路内の
第１の双方向シフトレジスタ回路とを同様に（すなわ
ち、同期して、または所定のビット数だけ遅延して）動
作させ、また、アドレス発生回路の第２の全周期系列発
生回路内の第２の双方向シフトレジスタ部と、各メモリ
回路内の第２の双方向シフトレジスタ回路とを同様に
（すなわち、同期して、または所定のビット数だけ遅延
して）動作させる。このような構成とすることで、第１
の双方向シフトレジスタ部および第２の双方向シフトレ
ジスタ部の全てのビット（レジスタ）とＸデコーダおよ
びＹデコーダの全ての桁（端子）とを夫々直接接続する
場合に比べて、アドレス発生回路とメモリ回路との接続
配線数を軽減することができる。

【００３０】本発明請求項６に係る半導体集積回路装置
では、第１の全周期系列発生回路としてデータのインク
リメントおよびディクリメントの切り替えを容易に行い
得る双方向全周期系列発生回路を用い、第２の全周期系
列発生回路として１ビット全周期系列発生回路を用いる
場合において、第１の全周期系列発生回路を動作させ
て、ＸデコーダおよびＹデコーダのうちの一方のアドレ
スの全ての値を、周期的かつ系列的に一通り変化させた
後で、第２の全周期系列発生回路を動作させて他方のア
ドレスを更新する。これにより、故障がＸデコーダに起
因するものかＹデコーダに起因するものかを容易に区別
できる。また、メモリ回路の同一ビット線や同一ワード
線の連続的なアクセスを伴うため、アクセスタイムテス
トを正確に行うことができる。

【００３１】本発明請求項７に係る半導体集積回路装置
では、アドレス発生回路の第１の全周期系列発生回路内
の双方向シフトレジスタ部と、各メモリ回路内の双方向
シフトレジスタ回路とを同様に（すなわち、同期して、
または所定のビット数だけ遅延して）動作させ、また、
アドレス発生回路の１ビットの第２の全周期系列発生回
路と、各メモリ回路内の１ビットシフトレジスタ回路と
を同様に（すなわち、同期して、または所定のビット数
だけ遅延して）動作させる。このような構成とすること
で、双方向シフトレジスタ部および第２の全周期系列発
生回路の全てのビット（レジスタ）とＸデコーダおよび
Ｙデコーダの全ての桁（端子）とを夫々直接接続する場
合に比べて、アドレス発生回路とメモリ回路との接続配
線数を軽減することができる。特に、複数のセレクタ回
路およびゲート回路を設けることで、アドレス発生回路
からの信号を双方向シフトレジスタ回路および１ビット
シフトレジスタ回路に対して適宜選択的に切り替えるこ
とができ、両シフトレジスタ回路へのデータ伝送用配線
を１本に集約でき、アドレス発生回路とメモリ回路との
接続配線数を飛躍的に軽減することができる。

【００３２】本発明請求項８に係る半導体集積回路装置
では、第１の全周期系列発生回路として１ビット全周期
系列発生回路を用い、第２の全周期系列発生回路として
データのインクリメントおよびディクリメントの切り替
えを容易に行い得る双方向全周期系列発生回路を用いる
場合において、第１の全周期系列発生回路を動作させ
て、ＸデコーダおよびＹデコーダのうちの一方のアドレ
スの全ての値（２値）を、周期的かつ系列的に一通り変
化させた後で、第２の全周期系列発生回路を動作させて
他方のアドレスを更新する。これにより、故障がＸデコ
ーダに起因するものかＹデコーダに起因するものかを容
易に区別できる。また、メモリ回路の同一ビット線や同
一ワード線の連続的なアクセスを伴うため、アクセスタ
イムテストを正確に行うことができる。

【００３３】また、特定状態検出回路として排他的論理
和回路を含むことで、当該特定状態検出回路を極めて簡
単に構成することができ、回路面積を可及的に低減でき
る。

【００３４】本発明請求項９および請求項１０に係る半
導体集積回路装置では、アドレス発生回路の１ビットの
第１の全周期系列発生回路と、各メモリ回路内の１ビッ
トシフトレジスタ回路とを同様に（すなわち、同期し
て、または所定のビット数だけ遅延して）動作させ、ま
た、アドレス発生回路の第２の全周期系列発生回路内の
双方向シフトレジスタ部と、各メモリ回路内の双方向シ
フトレジスタ回路とを同様に（すなわち、同期して、ま
たは所定のビット数だけ遅延して）動作させる。このよ
うな構成とすることで、第１の全周期系列発生回路およ
び双方向シフトレジスタ部の全てのビット（レジスタ）
とＸデコーダおよびＹデコーダの全ての桁（端子）とを
夫々直接接続する場合に比べて、アドレス発生回路とメ
モリ回路との接続配線数を軽減することができる。

【００３５】特に、請求項９では、複数の単一のセレク
タ回路を設けることで、アドレス発生回路からの信号を
双方向シフトレジスタ回路および１ビットシフトレジス
タ回路に対して適宜選択的に切り替えることができ、両
シフトレジスタ回路へのデータ伝送用配線を１本に集約
でき、アドレス発生回路とメモリ回路との接続配線数を
飛躍的に軽減することができる。

【００３６】本発明請求項１１に係る半導体集積回路装
置では、第１の全周期系列発生回路と第２の全周期系列
発生回路とのいずれを先に動作させる自由に選択でき、
いずれか一方を先に動作させて、ＸデコーダおよびＹデ
コーダのうちの一方のアドレスの全ての値を、周期的か
つ系列的に一通り変化させた後で、他方を動作させて他
方のアドレスを更新する。これにより、故障がＸデコー
ダに起因するものかＹデコーダに起因するものかを容易
に区別できる。また、メモリ回路の同一ビット線や同一
ワード線の連続的なアクセスを伴うため、アクセスタイ
ムテストを正確に行うことができる。

【００３７】本発明請求項１２に係る半導体集積回路装
置では、スキャンパス選択手段にて、アドレス発生回路
をスキャンパスとして使用する旨を自由に選択でき、半
導体集積回路装置の使用用途を拡げることができる。

【００３８】

【実施例】

｛第１の実施例｝ ＜構成＞図１は本発明の第１の実施例の半導体集積回路
装置としてのメモリテスト回路を示す図である。本実施
例のメモリテスト回路は、Ｙアドレスを一通り変化させ
た後でＸアドレスを更新するようなメモリ回路テスト動
作を実現するものであって、被テスト回路としてのメモ
リ回路２１に対して図１に示すようなアドレス発生回路
２２が接続されてなるものである。

【００３９】前記メモリ回路２１は、「０」から「３
１」までの３２ワードの格納領域を持つメモリセル３１
と、該メモリセル３１の３桁（ＸＡ２，ＸＡ１，ＸＡ
０）のＸアドレスを指定するＸデコーダ３２と、前記メ
モリセル３１の２桁（ＹＡ１，ＹＡ０）のＹアドレスを
指定するＹデコーダ３３とからなる一般的なものであ
る。

【００４０】前記アドレス発生回路２２は、前記Ｙデコ
ーダ３３にてアクセスすべきＹアドレスを発生する第１
の全周期系列発生回路３６と、該第１の全周期系列発生
回路３６がある特定のＹアドレス（具体的には、２進表
示で“０１”）を発生した旨を検出する特定状態検出回
路３７と、該特定状態検出回路３７にて前記第１の全周
期系列発生回路３６がある特定のＹアドレス（“０
１”）を発生した旨を検出した際にのみ動作状態となる
第２の全周期系列発生回路３８とから構成されている。

【００４１】前記第１の全周期系列発生回路３６は２ビ
ットの全周期系列発生回路であって、図１の如く、２ビ
ット（Ａ１，Ａ０）のシフトレジスタ４１と、該シフト
レジスタ４１にデータのフィードバックを施すフィード
バック回路としてのインバータ回路４２とを備えた単純
な回路で構成することができる。

【００４２】前記特定状態検出回路３７は、前記第１の
全周期系列発生回路３６の前記シフトレジスタ４１の大
きい桁側のレジスタ（Ａ１）に接続されたインバータ回
路４４と、一方の入力端子が前記インバータ回路４４に
接続され他方の入力端子が前記シフトレジスタ４１の小
さい桁側のレジスタ（Ａ０）に接続されたＮＡＮＤ回路
４５とから構成されている。かかる構成により、前記シ
フトレジスタ４１の大きい桁側のレジスタ（Ａ１）が
“０”でかつ小さい桁側のレジスタ（Ａ０）が“１”の
とき（すなわち前記第１の全周期系列発生回路３６が２
進表示で“０１”の状態）にのみ、前記第２の全周期系
列発生回路３８に信号“０”を送信してこれを動作状態
とし、それ以外のときには前記第２の全周期系列発生回
路３８に信号“１”を送信してその動作を停止させる。

【００４３】前記第２の全周期系列発生回路３８は、３
ビットの全周期系列発生回路であって、３ビット（Ａ
４，Ａ３，Ａ２）のシフトレジスタ４７と、該シフトレ
ジスタ４７にデータのフィードバックを施すフィードバ
ック回路４８とを備えたものである。前記フィードバッ
ク回路４８は、１個のＮＯＲ回路５１および２個の排他
的論理和回路（ＸＯＲ）回路５２，５３とから構成され
ている。前記ＮＯＲ回路５１の一方の入力端子は前記シ
フトレジスタ４７の最大桁のレジスタ（Ａ４）に接続さ
れ、他方の入力端子は前記シフトレジスタ４７の中間桁
のレジスタ（Ａ３）に接続されている。前記ＸＯＲ回路
５２の一方の入力端子は前記シフトレジスタ４７の中間
桁のレジスタ（Ａ３）に接続され、他方の入力端子は前
記シフトレジスタ４７の最小桁のレジスタ（Ａ２）に接
続されている。前記ＸＯＲ回路５３の一方の入力端子は
前記ＮＯＲ回路５１に接続され、他方の入力端子は前記
ＸＯＲ回路５２に接続される。該ＸＯＲ回路５３の出力
端子は前記シフトレジスタ４７の最大桁のレジスタ（Ａ
４）に接続される。

【００４４】なお、前記第１の全周期系列発生回路３６
の前記各シフトレジスタ４１の各レジスタＡ１，Ａ０は
前記メモリ回路２１のＹデコーダ３３のＹＡ１，ＹＡ０
に対応しており、また、前記第２の全周期系列発生回路
３８の前記各シフトレジスタ４７の各レジスタＡ４，Ａ
３，Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ
２，ＸＡ１，ＸＡ０に対応している。

【００４５】＜動作＞図１の回路の動作を図２に示す。
図２では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ
１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定して
いる。時刻Ｔが進むにつれてアドレスの欄で示すように
アドレスが変化する。アドレスは０から３１（２の５乗
−１）までの全ての値が発生されるので、全てのメモリ
セルをアクセスすることができる。図２のＸアドレスと
Ｙアドレスの欄を見て分かるように、Ｙアドレスは０、
２、３、１、０、２、３、１、・・・という順序で変化
し、Ｙアドレスが１から０に変化するときのみＸアドレ
スが変化する。

【００４６】このように、Ｙアドレスを一通り変化させ
た後でＸアドレスを更新しているので、メモリ回路テス
トを高速で実施できる。そして、故障が発生した旨を検
知した場合に、かかる故障がＸデコーダに起因するもの
かＹデコーダに起因するものかを区別する際、例えば図
２において時刻Ｔが４から７の全てについて故障が発見
されたときはＸデコーダのアドレス「４」が故障してい
ることがわかる。あるいは、例えば図２において時刻Ｔ
が２，６，１０，１４，１８，２２，２６，３０のとき
に故障が発見されたときはＹデコーダのアドレス「３」
が故障していることがわかる。このように、連続して故
障が発見された場合はＸデコーダの故障、分散して故障
が発見された場合はＹデコーダの故障という具合に、い
ずれのデコーダの故障であるかが瞬時に判明するため、
故障検出を極めて素早く行うことができる。

【００４７】また、同一ビット線や同一ワード線の連続
的なアクセスを伴うため、Ｙアドレスだけを変化させる
といったケースに条件を特定してアクセスタイムテスト
を測定できるので、他の変化要因を排除することで同一
条件における正確な測定を成し得る。

【００４８】｛第２の実施例｝ ＜構成＞図３は本発明の第２の実施例のメモリテスト回
路を示す図である。なお、図３では第１の実施例と同様
の機能を有する要素については同一符号を付している。
本実施例のメモリテスト回路は、Ｘアドレスを一通り変
化させた後でＹアドレスを更新するようなメモリ回路テ
スト動作を実現するものであって、被テスト回路として
のメモリ回路２１に対して図３に示すようなアドレス発
生回路６１が接続されてなるものである。なお、前記メ
モリ回路２１は、第１の実施例で説明したものと同一で
あるためその説明は省略する。

【００４９】前記アドレス発生回路６１は、前記メモリ
回路２１のＸデコーダ３２にてアクセスすべきＸアドレ
スを発生する第１の全周期系列発生回路６２と、該第１
の全周期系列発生回路６２がある特定のＸアドレス（具
体的には、２進表示で“００１”）を発生した旨を検出
する特定状態検出回路６３と、該特定状態検出回路６３
にて前記第１の全周期系列発生回路６２がある特定のＹ
アドレス（“０１”）を発生した旨を検出した際にのみ
動作状態となる第２の全周期系列発生回路６４とから構
成されている。

【００５０】前記第１の全周期系列発生回路６２は３ビ
ットの全周期系列発生回路であって、３ビット（Ａ４，
Ａ３，Ａ２）のシフトレジスタ６６と、該シフトレジス
タ６６にデータのフィードバックを施すフィードバック
回路６７とを備えたものである。前記フィードバック回
路６７は、１個のＮＯＲ回路７１および２個の排他的論
理和回路（ＸＯＲ）回路７２，７３とから構成されてい
る。前記ＮＯＲ回路７１の一方の入力端子は前記シフト
レジスタ６６の最大桁のレジスタ（Ａ４）に接続され、
他方の入力端子は前記シフトレジスタ６６の中間桁のレ
ジスタ（Ａ３）に接続されている。前記ＸＯＲ回路７２
の一方の入力端子は前記シフトレジスタ６６の中間桁の
レジスタ（Ａ３）に接続され、他方の入力端子は前記シ
フトレジスタ６６の最小桁のレジスタ（Ａ２）に接続さ
れている。前記ＸＯＲ回路７３の一方の入力端子は前記
ＮＯＲ回路７１に接続され、他方の入力端子は前記ＸＯ
Ｒ回路７２に接続される。該ＸＯＲ回路７３の出力端子
は前記シフトレジスタ６６の最大桁のレジスタ（Ａ４）
に接続される。

【００５１】前記特定状態検出回路６３は、前記第１の
全周期系列発生回路６２内の前記ＮＯＲ回路７１と、一
方の端子が前記ＮＯＲ回路７１に接続され他方の端子が
前記シフトレジスタ６６の最小桁のレジスタ（Ａ２）に
接続されたＮＡＮＤ回路７４とから構成されている。な
お、前記ＮＯＲ回路７１は前記第１の全周期系列発生回
路６２内のＮＯＲ回路と兼用されている。かかる構成に
より、前記シフトレジスタ６６の状態がＡ４＝０，Ａ３
＝０，Ａ２＝１のとき、ＮＡＮＤ回路７４の出力は０に
なり第２の全周期系列発生回路６４は動作状態になる。
それ以外の時はＮＡＮＤ回路７４の出力は１になり第２
の全周期系列発生回路６４は動作停止状態になる。

【００５２】前記第２の全周期系列発生回路６４は、２
ビットの全周期系列発生回路であって、図３の如く、２
ビット（Ａ１，Ａ０）のシフトレジスタ７６と、該シフ
トレジスタ７６にデータのフィードバックを施すフィー
ドバック回路としてのインバータ回路７７とを備えてい
る。

【００５３】なお、前記第１の全周期系列発生回路６２
の前記各シフトレジスタ６６の各レジスタＡ４，Ａ３，
Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ２，
ＸＡ１，ＸＡ０に対応しており、また、前記第２の全周
期系列発生回路６４の前記シフトレジスタ７６の各レジ
スタＡ１，Ａ０は前記メモリ回路２１のＸデコーダ３２
のＹＡ１，ＹＡ０に対応している。その他の構成は第１
の実施例と同様のためその説明は省略する。

【００５４】＜動作＞図３の回路の動作を図４に示す。
図４では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ
１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定して
いる。

【００５５】時刻Ｔが進むにつれて、アドレスの欄で示
すようにアドレスが変化する。アドレスは０から３１
（２の５乗−１）までの全ての値が発生されるので、全
てのメモリセルをアクセスすることができる。

【００５６】図４のＸアドレスとＹアドレスの欄を見て
分かるように、Ｘアドレスは０、４、２、５、６、７、
３、１、０、４、２、５、６、７、３、１、・・・とい
う順序で変化し、Ｘアドレスが１から０に変化するとき
のみＹアドレスが変化する。

【００５７】｛第３の実施例｝ ＜構成＞図５および図６は本発明の第３の実施例のメモ
リテスト回路を示す図である。なお、図６では第２の実
施例と同様の機能を有する要素については同一符号を付
している。本実施例のメモリテスト回路は、図３に示し
た第２の実施例のアドレス発生回路６１と同様の１個の
アドレス発生回路８１に対して、図５の如く、複数のメ
モリ回路２１Ａ，２１Ｂ，２１Ｃが接続されている。

【００５８】そして、図６の如く、該各メモリ回路２１
Ａ，２１Ｂ，２１Ｃは、第１の実施例および第２の実施
例で説明したメモリ回路２１に対して第１のシフトレジ
スタ回路８２および第２のシフトレジスタ回路８３が夫
々追加されている。ここで、前記第１のシフトレジスタ
回路８２は前記Ｘデコーダ３２に接続されており、前記
第１の全周期系列発生回路６２内のシフトレジスタ６６
のシリアル入力端子と第１のシフトレジスタ回路８２の
シリアル入力端子は互いに共通に接続されている。従っ
て、初期値が同じであれば、第１の全周期系列発生回路
６２内のシフトレジスタ６６と第１のシフトレジスタ回
路８２は同じデータを保持し、互いに全く同様の動作を
行う。また、前記第２のシフトレジスタ回路８３は前記
Ｙデコーダ３３に接続されており、第２の全周期系列発
生回路６４内のシフトレジスタ７６と第２のシフトレジ
スタ回路８３の各シリアル入力端子は互いに共通に接続
されている。従って、初期値が同じであれば、第２の全
周期系列発生回路６４内のシフトレジスタ７６と第２の
シフトレジスタ回路８３は同じデータを保持し、互いに
全く同様の動作を行う。その他の構成は第２の実施例と
同様のためその説明は省略する。

【００５９】＜動作＞図６の回路の動作を図７に示す。
図７では、時刻Ｔ＝０において、アドレス信号がＡ０＝
Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定し
ている。また、各全周期系列発生回路６２，６４内のシ
フトレジスタ６６，７６も全て０にクリアされていると
仮定している。この条件下では図７は図４と全く同じに
なっている。つまり、時刻Ｔが進むにつれて、アドレス
の欄で示すようにアドレスが変化する。アドレスは０か
ら３１（２の５乗−１）までの全ての値が発生されるの
で、全てのメモリセルをアクセスすることができる。図
７のＸアドレスとＹアドレスの欄を見て分かるように、
Ｘアドレスは０、４、２、５、６、７、３、１、０、
４、２、５、６、７、３、１、・・・という順序で変化
し、Ｘアドレスが１から０に変化するときのみＹアドレ
スが変化する。

【００６０】図６の回路を用いれば、第１、第２のシフ
トレジスタ回路をメモリ回路毎に隣接して設け、アドレ
ス発生回路８１をメモリ回路２１Ａ，２１Ｂ，２１Ｃ間
で共有することができる。

【００６１】このとき、アドレス発生回路８１と第１、
第２のシフトレジスタ回路８２，８３との信号接続は３
本のみでよい。したがって、多くのメモリ回路２１Ａ，
２１Ｂ，２１Ｃ…をアドレス発生回路８１に接続して
も、１個当たりの配線数を抑えることができ、配線の混
雑を抑制できる。

【００６２】｛第４の実施例｝ ＜構成＞図８は本発明の第４の実施例のメモリテスト回
路を示す図である。なお、図８では第３の実施例と同様
の機能を有する要素については同一符号を付している。
本実施例のメモリテスト回路は、図６に示した第３の実
施例のアドレス発生回路８１と同様の回路に対してセレ
クタ回路８６が追加されてなるアドレス発生回路８１Ａ
と、第３の実施例の各メモリ回路２１Ａ，２１Ｂ，２１
Ｃと同様の回路に対してゲート回路としてのＡＮＤ回路
８７が追加されてなるメモリ回路２１Ｄ，２１Ｅ，２１
Ｆを備えたものである。

【００６３】ここで、前記セレクタ回路８６は第２の全
周期系列発生回路６４の動作停止信号と同じ信号によっ
て制御されている。セレクタ回路８６の入力には第１お
よび第２の全周期系列発生回路６２，６４の出力が接続
されており、第２の全周期系列発生回路６４が動作状態
の時に第２の全周期系列発生回路６４の出力を選択する
ように制御されている。

【００６４】前記ＡＮＤ回路８７は第２の全周期系列発
生回路６４が動作状態の時に第１のシフトレジスタ回路
８２に対して強制的に「０」を供給する。逆に、第２の
全周期系列発生回路６４が動作停止状態の時はセレクタ
回路８６の出力信号を第１のシフトレジスタ回路８２に
伝播する。セレクタ回路８６の出力は第２のシフトレジ
スタ回路８３にも接続されており、このデータは第２の
全周期系列発生回路６４が動作状態の時に第２のシフト
レジスタ回路８３に取り込まれる。なお、図８中の２１
Ｄ，２１Ｅ，２１Ｆはメモリ回路であり、図５中のメモ
リ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレス
発生回路８１Ｂに対して並列に接続される。その他の構
成は第３の実施例と同様のためその説明は省略する。

【００６５】＜動作＞図８の回路の動作を図９に示す。
図９では、時刻Ｔ＝０において、アドレス信号がＡ０＝
Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定し
ている。また、各全周期系列発生回路６２，６４内のシ
フトレジスタ６６，７６も全て０にクリアされていると
仮定している。この条件下では図９は図７と全く同じに
なっている。つまり、時刻Ｔが進むにつれてアドレスの
欄で示すようにアドレスが変化する。

【００６６】アドレスは０から３１（２の５乗−１）ま
での全ての値が発生されるので、全てのメモリセルをア
クセスすることができる。

【００６７】図９のＸアドレスとＹアドレスの欄を見て
分かるように、Ｘアドレスは０、４、２、５、６、７、
３、１、０、４、２、５、６、７、３、１、・・・とい
う順序で変化し、Ｘアドレスが１から０に変化するとき
のみＹアドレスが変化する。

【００６８】図８の回路を用いれば、第１、第２のシフ
トレジスタ回路およびゲート回路（ＡＮＤ）をメモリ回
路毎に隣接して設け、アドレス発生回路８１Ａをメモリ
回路２１Ｄ，２１Ｅ，２１Ｆ間で共有することができ
る。

【００６９】このとき、アドレス発生回路８１Ａと第
１、第２のシフトレジスタ回路８２，８３との信号接続
は２本のみでよく、図６の第３の実施例の回路と比べて
更に配線の混雑を抑制できる。

【００７０】｛第５の実施例｝ ＜構成＞図１０および図１１は本発明の第５の実施例の
メモリテスト回路を示す図である。図１０および図１１
はＡ−Ａ線で破断されている。なお、図１０および図１
１では第４の実施例と同様の機能を有する要素について
は同一符号を付している。本実施例のメモリテスト回路
は、図８の第４の実施例のアドレス発生回路８１Ａの特
定状態検出回路６３Ａと同様の回路に対し、図１０およ
び図１１のようなインバータ回路８８が追加されてお
り、すなわち該インバータ回路８８、ＮＯＲ回路７１、
およびＮＡＮＤ回路７４から特定状態検出回路６３Ａが
構成される。該特定状態検出回路６３Ａにより、第１の
全周期系列発生回路６２内のシフトレジスタ６６が全て
０となった状態を検出し、この状態のときに第２の全周
期系列発生回路６４および第２のシフトレジスタ回路８
３を動作させる。また、ゲート回路については、図８の
第４の実施例では１個のＡＮＤ回路８７にて構成されて
いたが、本実施例では、ゲート回路８７Ａがインバータ
回路９１およびＯＲ回路９２から構成されている。ゲー
ト回路８７Ａは第２の全周期系列発生回路６４が動作状
態のときにのみ第１のシフトレジスタ回路８２に対して
強制的に「１」を供給する。逆に、第２の全周期系列発
生回路６４が動作停止状態の時はセレクタ回路８６の出
力信号を第１のシフトレジスタ回路８２に伝播する。セ
レクタ回路８６の出力は第２のシフトレジスタ回路８３
にも接続されており、このデータは第２の全周期系列発
生回路６４が動作状態の時に第２のシフトレジスタ回路
８３に取り込まれる。なお、図１０および図１１中の２
１Ｇ，２１Ｈ，２１Ｉはメモリ回路であり、図５中のメ
モリ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレ
ス発生回路８１Ｂに対して並列に接続される。その他の
構成は第４の実施例と同様のためその説明は省略する。

【００７１】＜動作＞図１０および図１１の回路の動作
を図１２に示す。図１２では、時刻Ｔ＝０において、ア
ドレス信号がＡ４＝１，Ａ０＝Ａ１＝Ａ２＝Ａ３＝０に
設定されていると仮定している。また、第１の全周期系
列発生回路６２内のシフトレジスタ６６は“１００”、
第２の全周期系列発生回路６４内のシフトレジスタ７６
は“００”に設定されていると仮定している。

【００７２】時刻Ｔが進むにつれて、アドレスの欄で示
すようにアドレスが変化する。アドレスは０から３１
（２の５乗−１）までの全ての値が発生されるので、全
てのメモリセルをアクセスすることができる。

【００７３】図１２のＸアドレスとＹアドレスの欄を見
て分かるように、Ｘアドレスは４、２、５、６、７、
３、１、０、４、２、５、６、７、３、１、０、・・・
という順序で変化し、Ｘアドレスが０から４に変化する
ときのみＹアドレスが変化する。

【００７４】図１０および図１１の回路を用いれば、第
１、第２のシフトレジスタ回路８２，８３およびゲート
回路８７Ａをメモリ回路２１Ｇ，２１Ｈ，２１Ｉ毎に隣
接して設け、アドレス発生回路８１Ｂを複数のメモリ回
路２１Ｇ，２１Ｈ，２１Ｉ間で共有することができる。

【００７５】このとき、アドレス発生回路８１Ｂと第
１、第２のシフトレジスタ回路８２，８３との信号接続
は２本のみでよく、図６の第３の実施例の回路と比べて
更に配線の混雑を抑制できる。かかる効果は図８に示し
た第４の実施例のメモリテスト回路と同等である。

【００７６】｛第６の実施例｝ ＜構成＞図１３および図１４は本発明の第６の実施例の
メモリテスト回路を示す図である。図１３および図１４
はＢ−Ｂ線にて破断されている。本実施例のメモリテス
ト回路は、図３の第２の実施例のアドレス発生回路８１
に対して２つの全周期系列発生回路６２，６４を双方向
全周期系列発生回路９５，９６に夫々置き換えて構成さ
れたアドレス発生回路８１Ｃを備えたものである。ただ
し、第１の双方向全周期系列発生回路９５の特定状態を
検出する特定状態検出回路６３Ｂは、第２の実施例と異
なり、ＮＯＲ回路７１Ａ、ＸＯＲ回路９７、およびＮＡ
ＮＤ回路７４から構成されている。図１３および図１４
中の符号１０１，１０２は各双方向全周期系列発生回路
９５，９６内に設けられたシフトレジスタ、１０３，１
０４は前記シフトレジスタ１０１，１０２の動作方向を
切り替えるセレクタ群、６７Ａ，６７Ｂは第１の双方向
全周期系列発生回路９５内のシフトレジスタ１０１の各
方向でのデータフィードバックを行うフィードバック回
路（第１の双方向フィードバック回路）、７１Ａ，７１
Ｂはフィードバック回路６７Ａ，６７ＢのＮＯＲ回路、
７２Ａ，７２Ｂ，７３Ａ，７３Ｂは同じくフィードバッ
ク回路６７Ａ，６７Ｂの排他的論理和回路（ＸＯＲ）回
路、７７Ａ，７７Ｂは第２の双方向全周期系列発生回路
９６内のシフトレジスタ１０２の各方向でのデータフィ
ードバックを行うフィードバック回路としてのインバー
タ回路（第２の双方向フィードバック回路）である。な
お、前記フィードバック回路６７Ａ，６７Ｂ，７７Ａ，
７７Ｂの構成は、各シフトレジスタ１０１，１０２に対
して双方向に接続される（すなわち一対のフィードバッ
ク回路として対称形状に構成される）以外は第２の実施
例の構成と同様である。ただし、一方のフィードバック
回路６７ＡのＮＯＲ回路７１Ａは、前述の通り、特定状
態検出回路６３Ｂ内のＮＯＲ回路と兼用されたものであ
る。

【００７７】ここで、第１の双方向全周期系列発生回路
９５の動作方向は、ＣＨＤＩＲ１信号により制御されて
いる。そして、該第１の双方向全周期系列発生回路９５
は、ＣＨＤＩＲ１信号が「０」の場合は、右シフトによ
る順方向全周期系列を発生し、ＣＨＤＩＲ１信号が
「１」の場合は、左シフトによる逆方向全周期系列を発
生する。第２の双方向全周期系列発生回路９６の動作方
向は、ＣＨＤＩＲ２信号により制御されている。そし
て、該第２の双方向全周期系列発生回路９６は、ＣＨＤ
ＩＲ２信号が「０」の場合は、右シフトによる順方向全
周期系列を発生し、ＣＨＤＩＲ２信号が「１」の場合
は、左シフトによる逆方向全周期系列を発生する。

【００７８】ＣＨＤＩＲ１信号は特定状態検出回路６３
ＢのＸＯＲ回路９７にも入力されており、特定状態検出
回路６３ＢはＣＨＤＩＲ１信号が「０」のときに“００
１”を検出し、ＣＨＤＩＲ１信号が「０」のときに“０
００”を検出する。

【００７９】＜動作＞図１３および図１４の回路の動作
を図１５および図１６に示す。図１５はＣＨＤＩＲ１＝
０，ＣＨＤＩＲ２＝０の場合の動作であり、図１６はＣ
ＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作であ
る。なお、ＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝１の設定
やＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝０の設定も可能で
あるが、効果が同じなのでその説明を省略する。

【００８０】図１５では、時刻Ｔ＝０において、アドレ
ス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定され
ていると仮定している。時刻Ｔが進むにつれて、アドレ
スの欄で示すようにアドレスが変化する。

【００８１】アドレスは０から３１（２の５乗−１）ま
での全ての値が発生されるので、全てのメモリセルをア
クセスすることができる。

【００８２】図１５のＸアドレスとＹアドレスの欄を見
て分かるように、Ｘアドレスは０、４、２、５、６、
７、３、１、０、４、２、５、６、７、３、１、・・・
という順序で変化し、Ｘアドレスが１から０に変化する
ときのみＹアドレスが変化する。

【００８３】図１６では時刻Ｔ＝０において、アドレス
信号がＡ２＝Ａ０＝１，Ａ１＝Ａ３＝Ａ４＝０に設定さ
れていると仮定している。時刻Ｔが進むにつれてアドレ
スの欄で示すようにアドレスが変化する。

【００８４】アドレスは０から３１（２の５乗−１）ま
での全ての値が発生されるので、全てのメモリセルをア
クセスすることができる。

【００８５】図１６のＸアドレスとＹアドレスの欄を見
て分かるように、Ｘアドレスは１、３、７、６、５、
２、４、０、１、３、７、６、５、２、４、０、・・・
という順序で変化し、Ｘアドレスが０から１に変化する
ときのみＹアドレスが変化する。

【００８６】図１５と図１６のアドレスの欄を比較して
分かるように全く逆順序でアドレス発生が行なわれる。

【００８７】｛第７の実施例｝図１７および図１８は本
発明の第７の実施例のメモリテスト回路を示す図であ
る。図１７および図１８はＣ−Ｃ線にて破断されてい
る。本実施例のメモリテスト回路は、図１３および図１
４の第６の実施例の双方向全周期系列発生回路を有する
メモリテスト回路に対し、図８の第４の実施例または図
１０および図１１の第５の実施例と同様に、各メモリ回
路に対してゲート回路およびシフトレジスタ回路を設け
たものである。なお、図１７および図１８では第４の実
施例、第５の実施例および第６の実施例と同様の機能を
有する要素については同一符号を付している。

【００８８】本実施例のメモリテスト回路内のアドレス
発生回路８１Ｄには、第１の双方向全周期系列発生回路
９５の動作方向に対応して出力の取り出し位置を選択す
るために第１のセレクタ回路１１１が追加されている。
また、第２の双方向全周期系列発生回路９６の動作方向
に対応して出力の取り出し位置を選択するために第２の
セレクタ回路１１２が追加されている。そして、図８ま
たは図１０および図１１中のセレクタ回路８６に相当す
る要素として第３のセレクタ回路１１３が前記両セレク
タ回路１１１，１１２に接続されている。

【００８９】また、全周期系列発生回路９５，９６を双
方向性のものにしたのに対応し、各メモリ回路２１Ｊ，
２１Ｋ，２１ＬのＸデコーダ３２およびＹデコーダ３３
に対して夫々接続されるシフトレジスタ回路として双方
向性の回路（第１の双方向シフトレジスタ回路１１４お
よび第２の双方向シフトレジスタ回路１１５）が設けら
れ、さらに、第１の双方向シフトレジスタ回路１１４に
ついては第１の双方向シフトレジスタ回路１１４の両方
向に夫々データ入力するための一対のゲート回路（第１
のゲート回路１１６および第２のゲート回路１１７）が
設けられている。

【００９０】前記第１の双方向シフトレジスタ回路１１
４は、前記第１の双方向全周期系列発生回路９５のシフ
トレジスタ１０１と同様に構成された３桁の双方向シフ
トレジスタ１２１と、第１の双方向全周期系列発生回路
９５のセレクタ群１０３と同様に構成され前記双方向シ
フトレジスタ１２１の動作方向を切り替えるセレクタ群
１２２とから構成されている。

【００９１】前記第２の双方向シフトレジスタ回路１１
５は、前記第２の双方向全周期系列発生回路９６のシフ
トレジスタ１０２と同様に構成された２桁の双方向シフ
トレジスタ１２３と、第２の双方向全周期系列発生回路
９６のセレクタ群１０４と同様に構成され前記双方向シ
フトレジスタ１２３の動作方向を切り替えるセレクタ群
１２４とから構成されている。

【００９２】前記第１のゲート回路１１６は１個のＡＮ
Ｄ回路からなり、一方の入力端子は前記第３のセレクタ
回路１１３に接続され、他方の入力端子は前記特定状態
検出回路６３ＢのＮＡＮＤ回路７４に接続される。

【００９３】前記第２のゲート回路１１７は１個のイン
バータ回路１２５および１個のＯＲ回路１２６から構成
される。前記インバータ回路１２５の入力端子は前記特
定状態検出回路６３ＢのＮＡＮＤ回路７４に接続され
る。前記ＯＲ回路１２６の一方の入力端子は前記インバ
ータ回路１２５に接続され、他方の入力端子は前記第３
のセレクタ回路１１３に接続される。

【００９４】上記構成のメモリテスト回路では、各シフ
トレジスタに適切な初期値を設定することにより、図１
７および図１８の回路の動作は図１５および図１６に示
すものと同様になる。

【００９５】｛第８の実施例｝ ＜構成＞図１９および図２０は本発明の第８の実施例の
メモリテスト回路を示す図である。なお、図１９および
図２０では図１３および図１４に示した第６の実施例と
同様の機能を有する要素については同一符号を付してい
る。本実施例のメモリテスト回路は、図１３および図１
４の回路に対し、メモリ回路２１ＭのＹデコーダ３３Ａ
が１桁（２進数）のものであって、メモリセル３１Ａは
０から１５までの１６ワードの格納領域を有する構成と
なっている。このため、アドレス発生回路８１Ｅの第２
の全周期系列発生回路９６Ａを１ビット全周期系列発生
回路（１ビットカウンタと等価）に置き換えたものであ
る。

【００９６】前記第２の全周期系列発生回路９６Ａは１
個のレジスタ１２７（１ビットシフトレジスタ）および
フィードバック回路としての１個のインバータ１２８と
から構成されている。前記レジスタ１２７のデータ入力
端子は前記インバータ１２８の出力端子に接続され、該
レジスタ１２７の動作制御用入力端子は特定状態検出回
路６３ＢのＮＡＮＤ回路７４に接続され、該レジスタ１
２７のデータ出力端子はメモリ回路２１ＭのＹデコーダ
３３Ａ用のアドレス入力端子（Ａ０）に接続される。前
記インバータ１２８の入力端子は前記レジスタ１２７に
接続される。その他の構成は第６の実施例と同様のため
その説明は省略する。

【００９７】＜動作＞図１９および図２０の回路の動作
を図２１および図２２に示す。図２１はＣＨＤＩＲ１＝
０の場合の動作であり、図２２はＣＨＤＩＲ１＝１の場
合の動作である。図２１では時刻Ｔ＝０において、アド
レス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されてい
ると仮定している。時刻Ｔが進むにつれてアドレスの欄
で示すようにアドレスが変化する。アドレスは０から１
５（２の４乗−１）までの全ての値が発生されるので、
全てのメモリセルをアクセスすることができる。

【００９８】図２１のＸアドレスとＹアドレスの欄を見
て分かるように、Ｘアドレスは０、４、２、５、６、
７、３、１、０、４、２、５、６、７、３、１、・・・
という順序で変化し、Ｘアドレスが１から０に変化する
ときのみＹアドレスが変化する。

【００９９】図２２では、時刻Ｔ＝０において、アドレ
ス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されて
いると仮定している。時刻Ｔが進むにつれてアドレスの
欄で示すようにアドレスが変化する。

【０１００】アドレスは０から１５（２の４乗−１）ま
での全ての値が発生されるので、全てのメモリセルをア
クセスすることができる。図２２のＸアドレスとＹアド
レスの欄を見て分かるように、Ｘアドレスは１、３、
７、６、５、２、４、０、１、３、７、６、５、２、
４、０、・・・という順序で変化し、Ｘアドレスが０か
ら１に変化するときのみＹアドレスが変化する。

【０１０１】図２１と図２２のアドレスの欄を比較して
分かるように、全く逆順序でアドレス発生が行なわれ
る。

【０１０２】｛第９の実施例｝図２３および図２４は本
発明の第９の実施例のメモリテスト回路を示す図であ
る。なお、図２３および図２４では図１７および図１８
の第７の実施例および図１９および図２０の第８の実施
例と同様の機能を有する要素については同一符号を付し
ている。また、図２３および図２４はＥ−Ｅ線にて破断
されている。本実施例のメモリテスト回路は、図１９お
よび図２０の第８の実施例のメモリ回路２１Ｍに対し、
第７の実施例と同様にゲート回路１１６，１１７および
シフトレジスタ回路１１４，１３１を設けてメモリ回路
２１Ｎを構成し、さらに第８の実施例のアドレス発生回
路８１Ｅに対して第７の実施例と同様のセレクタ回路１
１１，１１３Ａを設けてアドレス発生回路８１Ｆを構成
したもである。ただし、前記シフトレジスタ回路１３１
は、第２の全周期系列発生回路９６Ａが１ビット構成で
あることに対応して１ビットのレジスタのみで構成され
ている（以下、１ビットシフトレジスタ回路１３１と称
す）。また、第７の実施例の第２のセレクタ回路１１２
に対応するセレクタ回路はデータの進行方向を問題とし
ないため省略されている。このため、前記セレクタ回路
１１３Ａの「０」入力端子は第２の全周期系列発生回路
９６Ａのインバータ１２８に直接に接続されている。そ
の他の構成は第８の実施例と同様である。かかる構成の
メモリテスト回路は、各シフトレジスタに適切な初期値
を設定することにより、図２３および図２４の回路の動
作は図２１および図２２に示すものと同じになる。

【０１０３】｛第１０の実施例｝ ＜構成＞図２５および図２６は本発明の第１０の実施例
のメモリテスト回路を示す図である。なお、図２５およ
び図２６では図１９および図２０の第８の実施例と同様
の機能を有する要素については同一符号を付している。
また、図２５および図２６はＦ−Ｆ線で破断されてい
る。本実施例のメモリテスト回路中のアドレス発生回路
８１Ｇにおいて、第１の全周期系列発生回路９５ＡはＹ
アドレスを発生するための回路として第８の実施例中の
第２の全周期系列発生回路９６Ａと同様の１ビット全周
期系列発生回路を用い、第２の全周期系列発生回路９６
ＢはＸアドレスを発生するための回路として第８の実施
例中の第１の双方向全周期系列発生回路９５と同様の双
方向全周期系列発生回路を用いている。そして、前記第
１の全周期系列発生回路９５Ａの特定の出力状態（Ｙア
ドレス値）を検出し第２の全周期系列発生回路９６Ｂの
動作を停止させる特定状態検出回路６３Ｃとして、１個
のＸＯＲ回路（排他的論理和回路）が用いられたもので
ある。該ＸＯＲ回路６３Ｃの一方の入力端子には外部か
らのＣＨＤＩＲ２信号が入力され、他方の入力端子は第
１の全周期系列発生回路９５Ａのインバータ１２８の出
力端子に接続されている。これにより、ＸＯＲ回路６３
Ｃの検出条件をＣＨＤＩＲ２信号により指定できる。そ
の他の構成は第８の実施例と同様のためその説明は省略
する。

【０１０４】＜動作＞図２５および図２６の回路の動作
を図２７および図２８に示す。図２７はＣＨＤＩＲ１＝
０，ＣＨＤＩＲ２＝０の場合の動作であり、図２８はＣ
ＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作であ
る。図２７では時刻Ｔ＝０において、アドレス信号がＡ
０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定して
いる。この場合、第２の動作モード切替信号（ＣＨＤＩ
Ｒ２信号）と１ビットの第１の全周期系列発生回路９５
Ａのアドレス状態とが一致したときに限り第２の全周期
系列発生回路９６Ｂの動作を停止させることになる。具
体的には、図２７および図２８の如く、時刻Ｔが進むに
つれてアドレスの欄で示すようにアドレスが変化する。
アドレスは０から１５（２の４乗−１）までの全ての値
が発生されるので、全てのメモリセルをアクセスするこ
とができる。

【０１０５】図２７のＸアドレスとＹアドレスの欄を見
て分かるように、Ｙアドレスは０、１、０、１、・・・
という順序で変化し、Ｙアドレスが１から０に変化する
ときのみＸアドレスが変化する。

【０１０６】図２８では、時刻Ｔ＝０において、アドレ
ス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されて
いると仮定している。時刻Ｔが進むにつれてアドレスの
欄で示すようにアドレスが変化する。アドレスは０から
１５（２の４乗−１）までの全ての値が発生されるの
で、全てのメモリセルをアクセスすることができる。

【０１０７】図２８のＸアドレスとＹアドレスの欄を見
て分かるように、Ｙアドレスは１、０、１、０、・・・
という順序で変化し、Ｙアドレスが０から１に変化する
ときのみＸアドレスが変化する。

【０１０８】図２７と図２８のアドレスの欄を比較して
分かるように、全く逆順序でアドレス発生が行なわれ
る。

【０１０９】｛第１１の実施例｝図２９および図３０は
本発明の第１１の実施例のメモリテスト回路を示す図で
ある。なお、図２９および図３０では第９の実施例およ
び第１０の実施例と同様の機能を有する要素については
同一符号を付している。また、図２９および図３０はＧ
−Ｇ線で破断されている。本実施例のメモリテスト回路
は、図２５および図２６の第１０の実施例のメモリ回路
２１Ｎに対し、１ビットの第１の全周期系列発生回路９
５Ａに対応する１ビットシフトレジスタ回路１３１と、
第２の全周期系列発生回路９６Ｂに対応する３ビットの
双方向シフトレジスタ回路１１４と、前記１ビットシフ
トレジスタ回路１３１への入力データを選択するセレク
タ回路１３２とが追加されて、図２９および図３０に示
したメモリ回路２１Ｏが構成されている。また、図２５
および図２６の第１０の実施例のアドレス発生回路８１
Ｆに対し、２個のセレクタ回路１１１，１１３Ａが追加
されてアドレス発生回路８１Ｇが構成されている。

【０１１０】前記セレクタ回路１１１は前記第２の全周
期系列発生回路９６Ｂの動作方向に対応して出力の取り
出し位置を選択するものであって、両入力端子は第２の
全周期系列発生回路９６Ｂの両フィードバック回路６７
Ａ，６７ＢのＸＯＲ回路７３Ａ，７３Ｂの出力端子に接
続され、該セレクタ回路１１１の切り替え制御端子には
ＣＨＤＩＲ１信号が入力される。

【０１１１】前記セレクタ回路１１３Ａは、特定状態検
出回路６３Ｃからの信号に基づいて、第１の全周期系列
発生回路９５Ａのインバータ１２８からの出力信号およ
び前記セレクタ回路１１１からの出力信号のいずれかを
選択するものである。

【０１１２】前記セレクタ回路１３２は、図８中または
図１０中のゲート回路に相当するものであって、特定状
態検出回路６３Ｃからの信号に基づいて、外部からのＣ
ＨＤＩＲ２信号および前記セレクタ回路１１３Ａからの
信号のいずれかを選択する。該セレクタ回路１３２は、
双方向の第２の全周期系列発生回路９６Ｂと第１の双方
向シフトレジスタ回路１１４が動作停止状態のときは、
セレクタ回路１１３Ａの出力を１ビットシフトレジスタ
回路１３１に伝播する。逆に双方向の第２の全周期系列
発生回路９６Ｂと双方向シフトレジスタ回路１１４が動
作状態のときはＣＨＤＩＲ２信号を１ビットシフトレジ
スタ回路１３１に伝播する。その他の構成は第１０の実
施例と同様のためその説明は省略する。

【０１１３】各シフトレジスタに適切な初期値を設定す
ることにより、図２９および図３０の回路の動作は図２
７および図２８に示すものと同じになる。

【０１１４】｛第１２の実施例｝図３１および図３２は
本発明の第１２の実施例のメモリテスト回路を示す図で
ある。なお、図３１および図３２では図２９および図３
０の第１１の実施例と同様の機能を有する要素について
は同一符号を付している。図３１および図３２はＨ−Ｈ
線で破断されている。本実施例のメモリテスト回路は、
図２９および図３０の第１１の実施例の回路と同様に動
作するものであるが、図３１および図３２の如く、該メ
モリテスト回路中の１ビット全周期系列発生回路９５Ａ
の出力は１ビットシフトレジスタ回路１３１に直接に接
続されている。また、セレクタ回路１１１の出力は双方
向シフトレジスタ回路１１４の順方向入力と逆方向入力
に共通接続されている。なお、図３１中の８１Ｈはアド
レス発生回路、図３２中の２１Ｐはメモリ回路である。
その他の構成は図２９および図３０の第１１の実施例と
同様のためその説明は省略する。

【０１１５】各シフトレジスタに適切な初期値を設定す
ることにより、図３１および図３２の回路の動作は図２
７および図２８に示すものと同じになる。

【０１１６】｛第１３の実施例｝ ＜構成＞図３３および図３４は本発明の第１３の実施例
のメモリテスト回路を示す図である。なお、図３３およ
び図３４では図１の第１の実施例および図３の第２の実
施例と同様の機能を有する要素については同一符号を付
している。本実施例のメモリテスト回路は、第１の実施
例の機能と第２の実施例の機能とをモード切り替えでき
るよう構成したものである。すなわち、第１の全周期系
列発生回路６２が、３ビットのシフトレジスタ６６と、
１個のＮＯＲ回路７１および２個のＸＯＲ回路７２，７
３からなるフィードバック回路６７とを備え、第２の全
周期系列発生回路６４が、２ビットのシフトレジスタ７
６およびフィードバック回路としてのインバータ回路７
７とを備える点で図３の第２の実施例と同様であるが、
一対の特定状態検出回路、すなわち、第１の全周期系列
発生回路６２の特定の出力状態（Ｘアドレス値）を検出
し第２の全周期系列発生回路６４の動作を停止させる第
１の特定状態検出回路６３と、第２の全周期系列発生回
路６４の特定の出力状態（Ｙアドレス値）を検出し第１
の全周期系列発生回路６２の動作を停止させる第２の特
定状態検出回路３７（副特定状態検出回路）とが設けら
れている点で第２の実施例と構成を異にする。該両特定
状態検出回路３７，６３のうちいずれを動作させるか
は、夫々に対応するＡＮＤ回路１４１，１４２に外部か
らの制御信号ＭＯＤＥ１，ＭＯＤＥ２を入力することで
選択的に切り替えられる。なお、図３３中の６１Ａはア
ドレス発生回路である。その他の構成は第２の実施例と
同様のためその説明は省略する。

【０１１７】＜動作＞上記構成において、ＭＯＤＥ１＝
１，ＭＯＤＥ２＝０の場合は、第２の全周期系列発生回
路６４は常に動作状態になり、第１の全周期系列発生回
路６２の動作は第２の全周期系列発生回路６４の状態に
より制御されて、図２と同様の動作を行う。

【０１１８】一方、ＭＯＤＥ１＝０，ＭＯＤＥ２＝１の
場合は、第１の全周期系列発生回路６２は常に動作状態
になり、第２の全周期系列発生回路６４の動作は第１の
全周期系列発生回路６２の状態により制御されて、図４
と同様の動作を行う。

【０１１９】このように、本実施例では、Ｙアドレスを
一通り変化させた後でＸアドレスを更新するようなテス
トと、Ｘアドレスを一通り変化させた後でＹアドレスを
更新するようなテストの両方を、必要に応じて選択的に
実施できる。

【０１２０】｛第１４の実施例｝ ＜構成＞図３５および図３６は本発明の第１４の実施例
のメモリテスト回路を示す図である。なお、図３５およ
び図３６では図３３および図３４の第１３の実施例と同
様の機能を有する要素については同一符号を付してい
る。本実施例のメモリテスト回路は、第１３の実施例の
各全周期系列発生回路６２，６４に対して、各シフトレ
ジスタ６６，７６のデータ入力端子とフィードバック回
路６７，７７との間にセレクタ回路１４５，１４６を介
装することで、各全周期系列発生回路６２Ａ，６４Ａに
スキャン機能を持たせたものである。図３５中の符号Ｓ
Ｉはシリアル入力ピン、ＳＯはシリアル出力ピン、ＳＭ
はシフトモード制御ピンである。その他の構成は第１３
の実施例と同様のためその説明は省略する。

【０１２１】＜動作＞シフトモード制御ピンＳＭに
「０」が入力された場合は、図３３および図３４の第１
３の実施例と同様の動作が実現される。また、シフトモ
ード制御ピンＳＭに「１」が入力された場合は、シリア
ル入力ピンＳＩからシリアル出力ピンＳＯへの直列経路
が構成される。シフトモード制御ピンＳＭに「１」が入
力されたときに、ＭＯＤＥ１＝ＭＯＤＥ２＝０であれ
ば、両全周期系列発生回路６２Ａ，６４Ａ内のシフトレ
ジスタは動作状態であり、直列シフト動作が行える。

【０１２２】スキャン機能を付与することによって、直
列シフト動作によって任意の初期値を各全周期系列発生
回路６２Ａ，６４Ａに設定できるようになる。

【０１２３】なお、初期値の設定は、各全周期系列発生
回路を構成するシフトレジスタの各ビットにセットまた
はリセット手段を設けることによっても実現できる。

【０１２４】｛変形例｝ （１） 上記各実施例では、半導体集積回路装置の例と
してメモリテスト回路について説明したが、アドレスを
順次変化させるものであれば、メモリテスト回路に限る
ものではない。

【０１２５】（２） 上記各実施例では、アドレスの全
ての値を周期的かつ系列的に順次変遷しつつ生成する全
周期系列発生回路を用いていたが、かかる完全な全周期
系列発生回路に代えて、不完全な全周期系列発生回路、
すなわち、アドレスの全ての値のうち一部を除いてを周
期的かつ系列的に順次変遷しつつ生成する回路、例えば
ＬＦＳＲを用いてもよい。ここで、該ＬＦＳＲは、内部
のシフトレジスタについてオールゼロ（ＡＬＬ“０”）
の値を除外した全てのアドレスを発生させるものであ
る。また、Ｘ，Ｙアドレスについて、一方に対して全周
期系列発生回路を用い、他方についてＬＦＳＲを用いて
もよい。

【０１２６】（３） 第１４の実施例では、第１３の実
施例の各全周期系列発生回路６２，６４に対して、スキ
ャン機能を持たせていたが、第１の実施例乃至第１２の
実施例に対してスキャン機能を持たせてもよい。

【０１２７】（４） 第１０の実施例では、特定状態検
出回路６３Ｃとして排他的論理和回路を使用していた
が、その反転回路（イクスクルーシブ・ノア回路：Ｅ
ｘ．ＮＯＲ回路）を使用してもよい。この場合、第２の
動作モード切替信号（ＣＨＤＩＲ２信号）と１ビットの
第１の全周期系列発生回路９５Ａのアドレス状態とが不
一致のときに限り第２の全周期系列発生回路９６Ｂの動
作を停止させることになる。

【０１２８】

【発明の効果】本発明の請求項１によると、第１の全周
期系列発生回路を動作させて、ＸデコーダおよびＹデコ
ーダのうちの一方のアドレスの全ての値を、周期的かつ
系列的に一通り変化させた後で、第２の全周期系列発生
回路を動作させて他方のアドレスを更新することがで
き、故障がＸデコーダに起因するものかＹデコーダに起
因するものかを容易に区別できる。また、メモリ回路の
同一ビット線や同一ワード線の連続的なアクセスを伴う
ため、アクセスタイムテストを正確に行うことができる
という効果がある。

【０１２９】本発明請求項２によると、アドレス発生回
路の第１の全周期系列発生回路内の第１のシフトレジス
タ部と、各メモリ回路内の第１のシフトレジスタ回路と
を同様に（すなわち、同期して、または所定のビット数
だけ遅延して）動作させ、また、アドレス発生回路の第
２の全周期系列発生回路内の第２のシフトレジスタ部
と、各メモリ回路内の第２のシフトレジスタ回路とを同
様に（すなわち、同期して、または所定のビット数だけ
遅延して）動作させることができ、第１のシフトレジス
タ部および第２のシフトレジスタ部の全てのビット（レ
ジスタ）とＸデコーダおよびＹデコーダの全ての桁（端
子）とを夫々直接接続する場合に比べて、アドレス発生
回路とメモリ回路との接続配線数を軽減することができ
るという効果がある。

【０１３０】特に、本発明請求項３に係る半導体集積回
路装置のように、セレクタ回路およびゲート回路を設け
ているので、アドレス発生回路からの信号を第１のシフ
トレジスタ回路および第２のシフトレジスタ回路に対し
て適宜選択的に切り替えることができ、両シフトレジス
タ回路へのデータ伝送用配線を１本に集約でき、アドレ
ス発生回路とメモリ回路との接続配線数を飛躍的に軽減
することができるという効果がある。

【０１３１】本発明請求項４によると、データのインク
リメントおよびディクリメントの切り替えを容易に行い
得る双方向全周期系列発生回路にてアドレス指定を行う
場合において、第１の全周期系列発生回路を動作させ
て、ＸデコーダおよびＹデコーダのうちの一方のアドレ
スの全ての値を、周期的かつ系列的に一通り変化させた
後で、第２の全周期系列発生回路を動作させて他方のア
ドレスを更新することができ、故障がＸデコーダに起因
するものかＹデコーダに起因するものかを容易に区別で
きる。また、メモリ回路の同一ビット線や同一ワード線
の連続的なアクセスを伴うため、アクセスタイムテスト
を正確に行うことができるという効果がある。

【０１３２】本発明請求項５によると、アドレス発生回
路の第１の全周期系列発生回路内の第１の双方向シフト
レジスタ部と、各メモリ回路内の第１の双方向シフトレ
ジスタ回路とを同様に（すなわち、同期して、または所
定のビット数だけ遅延して）動作させ、また、アドレス
発生回路の第２の全周期系列発生回路内の第２の双方向
シフトレジスタ部と、各メモリ回路内の第２の双方向シ
フトレジスタ回路とを同様に（すなわち、同期して、ま
たは所定のビット数だけ遅延して）動作させることがで
き、第１の双方向シフトレジスタ部および第２の双方向
シフトレジスタ部の全てのビット（レジスタ）とＸデコ
ーダおよびＹデコーダの全ての桁（端子）とを夫々直接
接続する場合に比べて、アドレス発生回路とメモリ回路
との接続配線数を軽減することができるという効果があ
る。

【０１３３】本発明請求項６によると、第１の全周期系
列発生回路としてデータのインクリメントおよびディク
リメントの切り替えを容易に行い得る双方向全周期系列
発生回路を用い、第２の全周期系列発生回路として１ビ
ット全周期系列発生回路を用いる場合において、第１の
全周期系列発生回路を動作させて、ＸデコーダおよびＹ
デコーダのうちの一方のアドレスの全ての値を、周期的
かつ系列的に一通り変化させた後で、第２の全周期系列
発生回路を動作させて他方のアドレスを更新することが
でき、故障がＸデコーダに起因するものかＹデコーダに
起因するものかを容易に区別できる。また、メモリ回路
の同一ビット線や同一ワード線の連続的なアクセスを伴
うため、アクセスタイムテストを正確に行うことができ
るという効果がある。

【０１３４】本発明請求項７によると、アドレス発生回
路の第１の全周期系列発生回路内の双方向シフトレジス
タ部と、各メモリ回路内の双方向シフトレジスタ回路と
を同様に（すなわち、同期して、または所定のビット数
だけ遅延して）動作させ、また、アドレス発生回路の１
ビットの第２の全周期系列発生回路と、各メモリ回路内
の１ビットシフトレジスタ回路とを同様に（すなわち、
同期して、または所定のビット数だけ遅延して）動作さ
せることができ、双方向シフトレジスタ部および第２の
全周期系列発生回路の全てのビット（レジスタ）とＸデ
コーダおよびＹデコーダの全ての桁（端子）とを夫々直
接接続する場合に比べて、アドレス発生回路とメモリ回
路との接続配線数を軽減することができる。特に、複数
のセレクタ回路およびゲート回路を設けることで、アド
レス発生回路からの信号を双方向シフトレジスタ回路お
よび１ビットシフトレジスタ回路に対して適宜選択的に
切り替えることができ、両シフトレジスタ回路へのデー
タ伝送用配線を１本に集約でき、アドレス発生回路とメ
モリ回路との接続配線数を飛躍的に軽減することができ
るという効果がある。

【０１３５】本発明請求項８によると、第１の全周期系
列発生回路として１ビット全周期系列発生回路を用い、
第２の全周期系列発生回路としてデータのインクリメン
トおよびディクリメントの切り替えを容易に行い得る双
方向全周期系列発生回路を用いる場合において、第１の
全周期系列発生回路を動作させて、ＸデコーダおよびＹ
デコーダのうちの一方のアドレスの全ての値（２値）
を、周期的かつ系列的に一通り変化させた後で、第２の
全周期系列発生回路を動作させて他方のアドレスを更新
することができ、故障がＸデコーダに起因するものかＹ
デコーダに起因するものかを容易に区別できる。また、
メモリ回路の同一ビット線や同一ワード線の連続的なア
クセスを伴うため、アクセスタイムテストを正確に行う
ことができるという効果がある。

【０１３６】また、特定状態検出回路として排他的論理
和回路を含むことで、当該特定状態検出回路を極めて簡
単に構成することができ、回路面積を可及的に低減でき
るという効果がある。

【０１３７】本発明請求項９および請求項１０による
と、アドレス発生回路の１ビットの第１の全周期系列発
生回路と、各メモリ回路内の１ビットシフトレジスタ回
路とを同様に（すなわち、同期して、または所定のビッ
ト数だけ遅延して）動作させ、また、アドレス発生回路
の第２の全周期系列発生回路内の双方向シフトレジスタ
部と、各メモリ回路内の双方向シフトレジスタ回路とを
同様に（すなわち、同期して、または所定のビット数だ
け遅延して）動作させることができ、第１の全周期系列
発生回路および双方向シフトレジスタ部の全てのビット
（レジスタ）とＸデコーダおよびＹデコーダの全ての桁
（端子）とを夫々直接接続する場合に比べて、アドレス
発生回路とメモリ回路との接続配線数を軽減することが
できるという効果がある。

【０１３８】特に、請求項９では、複数の単一のセレク
タ回路を設けることで、アドレス発生回路からの信号を
双方向シフトレジスタ回路および１ビットシフトレジス
タ回路に対して適宜選択的に切り替えることができ、両
シフトレジスタ回路へのデータ伝送用配線を１本に集約
でき、アドレス発生回路とメモリ回路との接続配線数を
飛躍的に軽減することができるという効果がある。

【０１３９】本発明請求項１１によると、第１の全周期
系列発生回路と第２の全周期系列発生回路とのいずれを
先に動作させる自由に選択でき、いずれか一方を先に動
作させて、ＸデコーダおよびＹデコーダのうちの一方の
アドレスの全ての値を、周期的かつ系列的に一通り変化
させた後で、他方を動作させて他方のアドレスを更新す
ることができ、故障がＸデコーダに起因するものかＹデ
コーダに起因するものかを容易に区別できる。また、メ
モリ回路の同一ビット線や同一ワード線の連続的なアク
セスを伴うため、アクセスタイムテストを正確に行うこ
とができるという効果がある。

【０１４０】本発明請求項１２によると、スキャンパス
選択手段にて、アドレス発生回路をスキャンパスとして
使用する旨を自由に選択でき、半導体集積回路装置の使
用用途を拡げることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のメモリテスト回路を
示す図である。

【図２】 本発明の第１の実施例のメモリテスト回路の
各レジスタの値の変遷を示す図である。

【図３】 本発明の第２の実施例のメモリテスト回路を
示す図である。

【図４】 本発明の第２の実施例のメモリテスト回路の
各レジスタの値の変遷を示す図である。

【図５】 本発明の第３の実施例のメモリテスト回路の
全体的な配線構成を示す図である。

【図６】 本発明の第３の実施例のメモリテスト回路を
示す図である。

【図７】 本発明の第３の実施例のメモリテスト回路の
各レジスタの値の変遷を示す図である。

【図８】 本発明の第４の実施例のメモリテスト回路を
示す図である。

【図９】 本発明の第４の実施例のメモリテスト回路の
各レジスタの値の変遷を示す図である。

【図１０】 本発明の第５の実施例のメモリテスト回路
を示す図である。

【図１１】 本発明の第５の実施例のメモリテスト回路
を示す図である。

【図１２】 本発明の第５の実施例のメモリテスト回路
の各レジスタの値の変遷を示す図である。

【図１３】 本発明の第６の実施例のメモリテスト回路
を示す図である。

【図１４】 本発明の第６の実施例のメモリテスト回路
を示す図である。

【図１５】 本発明の第６の実施例のメモリテスト回路
の各レジスタの値の変遷を示す図である。

【図１６】 本発明の第６の実施例のメモリテスト回路
の各レジスタの値の変遷を示す図である。

【図１７】 本発明の第７の実施例のメモリテスト回路
を示す図である。

【図１８】 本発明の第７の実施例のメモリテスト回路
を示す図である。

【図１９】 本発明の第８の実施例のメモリテスト回路
を示す図である。

【図２０】 本発明の第８の実施例のメモリテスト回路
を示す図である。

【図２１】 本発明の第８の実施例のメモリテスト回路
の各レジスタの値の変遷を示す図である。

【図２２】 本発明の第８の実施例のメモリテスト回路
の各レジスタの値の変遷を示す図である。

【図２３】 本発明の第９の実施例のメモリテスト回路
を示す図である。

【図２４】 本発明の第９の実施例のメモリテスト回路
を示す図である。

【図２５】 本発明の第１０の実施例のメモリテスト回
路を示す図である。

【図２６】 本発明の第１０の実施例のメモリテスト回
路を示す図である。

【図２７】 本発明の第１０の実施例のメモリテスト回
路の各レジスタの値の変遷を示す図である。

【図２８】 本発明の第１０の実施例のメモリテスト回
路の各レジスタの値の変遷を示す図である。

【図２９】 本発明の第１１の実施例のメモリテスト回
路を示す図である。

【図３０】 本発明の第１１の実施例のメモリテスト回
路を示す図である。

【図３１】 本発明の第１２の実施例のメモリテスト回
路を示す図である。

【図３２】 本発明の第１２の実施例のメモリテスト回
路を示す図である。

【図３３】 本発明の第１３の実施例のメモリテスト回
路を示す図である。

【図３４】 本発明の第１３の実施例のメモリテスト回
路を示す図である。

【図３５】 本発明の第１４の実施例のメモリテスト回
路を示す図である。

【図３６】 本発明の第１４の実施例のメモリテスト回
路を示す図である。

【図３７】 第１の従来例のメモリテスト回路を示す図
である。

【図３８】 第２の従来例のメモリテスト回路を示す図
である。

【図３９】 第３の従来例のメモリテスト回路を示す図
である。

【図４０】 第３の従来例のメモリテスト回路の各レジ
スタの値の変遷を示す図である。

【符号の説明】

２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１
Ｆ，２１Ｇ，２１Ｈ，２１Ｉ，２１Ｊ，２１Ｋ，２１
Ｌ，２１Ｍ，２１Ｎ，２１Ｏ，２１Ｐ メモリ回路、２
２，６１，８１，８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ，８
１Ｅ，８１Ｆ，８１Ｇ，８１Ｈ アドレス発生回路、３
１，３１Ａ メモリセル、３２ Ｘデコーダ、３３，３
３Ａ Ｙデコーダ、３６，６２，６２Ａ，９５Ａ 第１
の全周期系列発生回路、３７，６３，６３Ａ，６３Ｂ，
６３Ｃ 特定状態検出回路、３８，６４，６４Ａ，９６
Ａ，９６Ｂ 第２の全周期系列発生回路、４１，４７，
６６，７６，１０１，１０２ シフトレジスタ、４２，
４８，６７，６７Ａ，６７Ｂ，７７，７７Ａ，７７Ｂ，
１２８ フィードバック回路、８２ 第１のシフトレジ
スタ回路、８３ 第２のシフトレジスタ回路、８６，１
１１，１１２，１１３，１１３Ａ，１３２，１４５，１
４６ セレクタ回路、８７，８７Ａ，１１６，１１７
ゲート回路、９５ 第１の双方向全周期系列発生回路、
９６ 第２の双方向全周期系列発生回路、１１４ 第１
の双方向シフトレジスタ回路、１１５第２の双方向シフ
トレジスタ回路、１３１ １ビットシフトレジスタ回
路、１４１，１４２ ＡＮＤ回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 メモリセル、該メモリセルのＸアドレス
   を指定するＸデコーダ、および前記メモリセルのＹアド
   レスを指定するＹデコーダを備えるメモリ回路と、 前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生
   成するアドレス発生回路とを備え、 前記アドレス発生回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のア
   ドレスの全ての値を周期的かつ系列的に順次変遷しつつ
   生成する第１の全周期系列発生回路と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のア
   ドレスの全ての値を周期的かつ系列的に順次変遷しつつ
   生成する第２の全周期系列発生回路と、 前記第１の全周期系列発生回路における特定のアドレス
   状態を検出し、かつ当該特定のアドレス状態以外の場合
   は前記第２の全周期系列発生回路の動作を停止させる特
   定状態検出回路とを備える半導体集積回路装置。
2. 【請求項２】 前記第１の全周期系列発生回路は、 生成するアドレスのビット数に対応する第１のシフトレ
   ジスタ部と、 該第１のシフトレジスタ部に系列的にアドレスデータの
   変遷を行わせるようフィードバックを施す第１のフィー
   ドバック回路とを備え、 前記第２の全周期系列発生回路は、 生成するアドレスのビット数に対応する第２のシフトレ
   ジスタ部と、 該第２のシフトレジスタ部に系列的にアドレスデータの
   変遷を行わせるようフィードバックを施す第２のフィー
   ドバック回路とを備え、 前記メモリセル回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接
   続され、前記第１の全周期系列発生回路の前記第１のシ
   フトレジスタ部と同様に構成されかつ該第１の全周期系
   列発生回路の前記第１のフィードバック回路からの出力
   信号に基づいて前記第１のシフトレジスタ部と同様に動
   作する第１のシフトレジスタ回路と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接
   続され、前記第２の全周期系列発生回路の前記第２のシ
   フトレジスタ部と同様に構成されかつ該第２の全周期系
   列発生回路の前記第２のフィードバック回路からの出力
   信号に基づいて前記第２のシフトレジスタ部と同様に動
   作する第２のシフトレジスタ回路とをさらに備える、請
   求項１記載の半導体集積回路装置。
3. 【請求項３】 前記アドレス発生回路は、前記特定状態
   検出回路からの信号に基づいて、前記第２の全周期系列
   発生回路が動作停止状態のときは前記第１の全周期系列
   発生回路の出力を選択し、前記第２の全周期系列発生回
   路が動作状態のときは前記第２の全周期系列発生回路の
   出力を選択するセレクタ回路をさらに備え、 前記メモリ回路は、前記特定状態検出回路からの信号に
   基づいて、前記第２の全周期系列発生回路が動作停止状
   態のときに前記セレクタ回路の出力を前記第１のシフト
   レジスタ回路に伝播し、前記第２の全周期系列発生回路
   が動作状態のときは特定の固定データを前記第１のシフ
   トレジスタ回路に伝播するゲート回路をさらに備え、 前記メモリ回路の前記第２のシフトレジスタ回路の入力
   端子は前記セレクタ回路に接続され、前記第２のシフト
   レジスタ回路のシフト動作は前記特定状態検出回路によ
   って制御されることを特徴とする、請求項２記載の半導
   体集積回路装置。
4. 【請求項４】 前記第１の全周期系列発生回路および前
   記第２の全周期系列発生回路は、データを双方向にシフ
   トさせる双方向全周期系列発生回路から夫々構成され、 前記第１の全周期系列発生回路は、 生成するアドレスのビット数に対応する第１の双方向シ
   フトレジスタ部と、 該第１の双方向シフトレジスタ部の双方向に対して系列
   的にアドレスデータの変遷を行わせるようフィードバッ
   クを施す第１の双方向フィードバック回路とを備え、 前記第２の全周期系列発生回路は、 生成するアドレスのビット数に対応する第２の双方向シ
   フトレジスタ部と、 該第２の双方向シフトレジスタ部の双方向に対して系列
   的にアドレスデータの変遷を行わせるようフィードバッ
   クを施す第２の双方向フィードバック回路とを備え、 前記特定状態検出回路は、前記第１の全周期系列発生回
   路が順方向動作モードの場合は前記第１の全周期系列発
   生回路が所定の第１の状態以外のときに前記第２の全周
   期系列発生回路の動作を停止させるとともに、前記第１
   の全周期系列発生回路が逆方向動作モードの場合は前記
   第１の全周期系列発生回路が所定の第２の状態以外のと
   きに前記第２の全周期系列発生回路の動作を停止させる
   ように構成される、請求項１記載の半導体集積回路装
   置。
5. 【請求項５】 前記アドレス発生回路は、 外部からの第１の動作モード切替信号に基づいて、前記
   第１の全周期系列発生回路からの双方向の出力信号のい
   ずれかが選択される第１のセレクタ回路と、 外部からの第２の動作モード切替信号に基づいて、前記
   第２の全周期系列発生回路からの双方向の出力信号のい
   ずれかが選択される第２のセレクタ回路と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の全周期系列発生回路が動作停止状態のときに前記第１
   のセレクタ回路の出力を選択し、第２の全周期系列発生
   回路が動作状態のときに前記第２のセレクタ回路の出力
   を選択する第３のセレクタ回路とをさらに備え、 前記メモリセル回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接
   続され、前記第１の全周期系列発生回路の前記第１の双
   方向シフトレジスタ部と同様に構成されて、前記第１の
   動作モード切替信号によって前記第１の双方向シフトレ
   ジスタ部と同様に動作方向が制御される第１の双方向シ
   フトレジスタ回路と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接
   続され、前記第２の全周期系列発生回路の前記第２の双
   方向シフトレジスタ部と同様に構成されて、前記第２の
   動作モード切替信号によって前記第２の双方向シフトレ
   ジスタ部と同様に動作方向が制御される第２の双方向シ
   フトレジスタ回路と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の双方向シフトレジスタ回路が動作停止状態のときに前
   記第３のセレクタ回路の出力を前記第１の双方向シフト
   レジスタ回路の順方向入力に伝播し、前記第２の双方向
   シフトレジスタ回路が動作状態のときに特定の固定デー
   タを前記第１の双方向シフトレジスタ回路の順方向入力
   に伝播するように構成された第１のゲート回路と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の双方向シフトレジスタ回路が動作停止状態のときに前
   記第３のセレクタ回路の出力を前記第１の双方向シフト
   レジスタ回路の逆方向入力に伝播し、前記第２の双方向
   シフトレジスタ回路が動作状態のときに特定の固定デー
   タを前記第１の双方向シフトレジスタ回路の逆方向入力
   に伝播するように構成された第２のゲート回路とをさら
   に備え、 前記第２の双方向シフトレジスタ回路の双方向の入力端
   子に前記第３のセレクタ回路からの出力信号が入力され
   る、請求項４記載の半導体集積回路装置。
6. 【請求項６】 前記第１の全周期系列発生回路は、デー
   タを双方向にシフトさせる双方向全周期系列発生回路で
   あり、 前記第２の全周期系列発生回路は１ビット全周期系列発
   生回路であり、 前記第１の全周期系列発生回路は、 生成するアドレスのビット数に対応する双方向シフトレ
   ジスタ部と、 該双方向シフトレジスタ部の双方向に対して系列的にア
   ドレスデータの変遷を行わせるようフィードバックを施
   す双方向フィードバック回路とを備え、 前記特定状態検出回路は、前記第１の全周期系列発生回
   路が順方向動作モードの場合は前記第１の全周期系列発
   生回路が所定の第１の状態以外のときに前記第２の全周
   期系列発生回路の動作を停止させるとともに、前記第１
   の全周期系列発生回路が逆方向動作モードの場合は前記
   第１の全周期系列発生回路が所定の第２の状態以外のと
   きに前記第２の全周期系列発生回路の動作を停止させる
   ように構成される、請求項１記載の半導体集積回路装
   置。
7. 【請求項７】 前記アドレス発生回路は、 外部からの第１の動作モード切替信号に基づいて、前記
   第１の全周期系列発生回路からの双方向の出力信号のい
   ずれかが選択される第１のセレクタ回路と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の全周期系列発生回路が動作停止状態のときに第１のセ
   レクタ回路の出力を選択し、第２の全周期系列発生回路
   が動作状態のときに前記第２の全周期系列発生回路の出
   力を選択する第２のセレクタ回路とをさらに備え、 前記メモリセル回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接
   続され、前記第１の全周期系列発生回路の前記双方向シ
   フトレジスタ部と同様に構成され、前記第１の動作モー
   ド切替信号に基づいて前記第１の全周期系列発生回路の
   前記双方向シフトレジスタ部と同様に動作方向が制御さ
   れる双方向シフトレジスタ回路と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接
   続され、前記特定状態検出回路からの信号に基づいて動
   作するよう制御される１ビットシフトレジスタ回路と、 前記特定状態検出回路からの信号に基づいて、前記１ビ
   ットシフトレジスタ回路が動作停止状態のときに前記第
   ２のセレクタ回路の出力を前記双方向シフトレジスタ回
   路の順方向入力に伝播し、前記１ビットシフトレジスタ
   回路が動作状態のときに特定の固定データを前記双方向
   シフトレジスタ回路の順方向入力に伝播するように構成
   された第１のゲート回路と、 前記特定状態検出回路からの信号に基づいて、前記１ビ
   ットシフトレジスタ回路が動作停止状態のときに前記第
   ２のセレクタ回路の出力を前記双方向シフトレジスタ回
   路の逆方向入力に伝播し、前記１ビットシフトレジスタ
   回路が動作状態のときに特定の固定データを前記双方向
   シフトレジスタ回路の逆方向入力に伝播するように構成
   された第２のゲート回路とをさらに備え、 前記１ビットシフトレジスタ回路の入力端子は、前記第
   ２のセレクタ回路に接続された、請求項６記載の半導体
   集積回路装置。
8. 【請求項８】 前記第１の全周期系列発生回路は１ビッ
   ト全周期系列発生回路であり、 前記第２の全周期系列発生回路は、外部からの第１の動
   作モード切替信号に基づいてデータのシフト方向を双方
   向のうちのいずれかに選択的に切り替えられる双方向全
   周期系列発生回路であり、 該第２の全周期系列発生回路は、 生成するアドレスのビット数に対応する双方向シフトレ
   ジスタ部と、 該双方向シフトレジスタ部の双方向に対して系列的にア
   ドレスデータの変遷を行わせるようフィードバックを施
   す双方向フィードバック回路とを備え、 前記特定状態検出回路は、前記第１の全周期系列発生回
   路からの出力と外部からの第２の動作モード切替信号と
   を入力する排他的論理和回路を含み、前記第２の動作モ
   ード切替信号と１ビットの前記第１の全周期系列発生回
   路のアドレス状態とが一致または不一致のいずれか一方
   のときに限り前記第２の全周期系列発生回路の動作を停
   止させるように構成された、請求項１記載の半導体集積
   回路装置。
9. 【請求項９】 前記アドレス発生回路は、 前記第１の動作モード切替信号に基づいて、前記第２の
   全周期系列発生回路からの双方向の出力信号のいずれか
   が選択される第１のセレクタ回路と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の全周期系列発生回路が動作停止状態のときに前記第１
   の全周期系列発生回路の出力を選択し、前記第２の全周
   期系列発生回路が動作状態のときに前記第１のセレクタ
   回路の出力を選択する第２のセレクタ回路とをさらに備
   え、 前記メモリセル回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方
   に接続され、前記第２の全周期系列発生回路の前記双方
   向シフトレジスタ部と同様に構成され、前記第２のセレ
   クタ回路の出力信号が順方向入力および逆方向入力に接
   続され、前記特定状態検出回路からの出力信号に基づい
   て前記第２の全周期系列発生回路の動作と同様に動作停
   止制御され、かつ、前記第１の動作モード切替信号に基
   づいて動作方向が制御される双方向シフトレジスタ回路
   と、 前記特定状態検出回路からの信号に基づいて、前記第２
   の全周期系列発生回路および前記双方向シフトレジスタ
   回路が動作停止状態のときに前記第２のセレクタ回路の
   出力を選択し、前記第２の全周期系列発生回路および前
   記双方向シフトレジスタ回路が動作状態のときに前記第
   ２の動作モード切替信号を選択する第３のセレクタ回路
   と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方
   に接続され、前記第３のセレクタ回路からの出力信号が
   入力される１ビットシフトレジスタ回路とをさらに備え
   る、請求項８記載の半導体集積回路装置。
10. 【請求項１０】 前記アドレス発生回路は、前記第１の
    動作モード切替信号に基づいて、前記第２の全周期系列
    発生回路からの双方向の出力信号のいずれかが選択され
    るセレクタ回路をさらに備え、 前記メモリセル回路は、 前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方
    に接続され、前記第１の全周期系列発生回路からの出力
    信号が入力される１ビットシフトレジスタ回路と、 前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方
    に接続され、前記第２の全周期系列発生回路の前記双方
    向シフトレジスタ部と同様に構成され、前記セレクタ回
    路の出力信号が順方向入力および逆方向入力に接続さ
    れ、前記第１の動作モード切替信号に基づいて動作方向
    が制御される双方向シフトレジスタ回路とをさらに備え
    る、請求項８記載の半導体集積回路装置。
11. 【請求項１１】 前記アドレス発生回路は、 前記第２の全周期系列発生回路における特定のアドレス
    状態を検出し、かつ当該特定のアドレス状態以外の場合
    は前記第１の全周期系列発生回路の動作を停止させる副
    特定状態検出回路と、 前記特定状態検出回路および前記副特定状態検出回路の
    うちいずれを動作させるかを選択する選択手段とをさら
    に備える、請求項１記載の半導体集積回路装置。
12. 【請求項１２】 前記アドレス発生回路は、前記第１の
    全周期系列発生回路および前記第２の全周期系列発生回
    路について、これらを直列に接続してスキャンパスを形
    成するか、これらを個別に分離するかを選択するスキャ
    ンパス選択手段をさらに備える、請求項１記載の半導体
    集積回路装置。