JP2944084B2 - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
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- 230000002457 bidirectional effect Effects 0.000 description 14
- 238000012545 processing Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
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- 238000007796 conventional method Methods 0.000 description 1
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- 239000000284 extract Substances 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、記憶装置に介して、データをシリアルに入
出力させるための回路に関する。
出力させるための回路に関する。
（従来の技術） 連続なデータをビットごとに処理を行なう回路（以後
「処理回路」と呼ぶ）とのインターフェースに関するも
のとしては、第２図に示すものがある。第２図におい
て、連続なデータを直並列変換器107を介して複数ビッ
ト単位にデータを記憶装置109に入力し、必要に応じて
記憶装置109内のデータを並直列変換器204にパラレルに
供給し、並直列変換器204は１ビットずつ選択器205へ送
出する。連続なデータを端子112より、処理回路へ１ビ
ットずつ時間方向に送出する（以後この操作を「前進」
と呼ぶ）場合、選択器205は“1"側が選ばれる。逆に、
連続的に過去のデータに戻りながら処理回路へ該当する
１ビットを端子112より送出する（以後この操作を「後
退」と呼ぶ）場合、双方向シフトレジスタ206の出力は
双方向シフトレジスタ207の入力と接続されており、双
方向シフトレジスタ206,207に蓄えられているデータは
保持されたままである。後退したのち再び前進を開始し
た場合、最も前進したデータの地点まで選択器205は
“0"個が選ばれる。
「処理回路」と呼ぶ）とのインターフェースに関するも
のとしては、第２図に示すものがある。第２図におい
て、連続なデータを直並列変換器107を介して複数ビッ
ト単位にデータを記憶装置109に入力し、必要に応じて
記憶装置109内のデータを並直列変換器204にパラレルに
供給し、並直列変換器204は１ビットずつ選択器205へ送
出する。連続なデータを端子112より、処理回路へ１ビ
ットずつ時間方向に送出する（以後この操作を「前進」
と呼ぶ）場合、選択器205は“1"側が選ばれる。逆に、
連続的に過去のデータに戻りながら処理回路へ該当する
１ビットを端子112より送出する（以後この操作を「後
退」と呼ぶ）場合、双方向シフトレジスタ206の出力は
双方向シフトレジスタ207の入力と接続されており、双
方向シフトレジスタ206,207に蓄えられているデータは
保持されたままである。後退したのち再び前進を開始し
た場合、最も前進したデータの地点まで選択器205は
“0"個が選ばれる。
（発明が解決しようとする課題） しかしながら、従来の方法では、後退できるデータ数
に限度があり、さらに後退させたいときには、双方向シ
フトレジスタ207に、新たに双方向シフトレジスタを追
加接続しなければならず、装置の集積化の点で問題があ
った。
に限度があり、さらに後退させたいときには、双方向シ
フトレジスタ207に、新たに双方向シフトレジスタを追
加接続しなければならず、装置の集積化の点で問題があ
った。
本発明の目的は、後退のときのデータの数を可変にで
きる回路構成にすることにより、上記問題を解決し、前
進又は後退を連続に行ない、該当する１ビットを処理回
路へ送出するとともに、従来回路に対して前進又は後退
により生ずる記憶装置から並直列変換器へのデータの読
み込み回数の増加をできるかぎり最小にするようなシリ
アル入出力回路を提供することにある。
きる回路構成にすることにより、上記問題を解決し、前
進又は後退を連続に行ない、該当する１ビットを処理回
路へ送出するとともに、従来回路に対して前進又は後退
により生ずる記憶装置から並直列変換器へのデータの読
み込み回数の増加をできるかぎり最小にするようなシリ
アル入出力回路を提供することにある。
（発明の構成） 本発明によれば第１図に示した、複数ビット単位にデ
ータを入出力する第１の記憶装置を用いて、シリアルな
入力ビット列を、直並列変換を行なう第１のシフトレジ
スタを介して格納すると共に、複数ビット単位に第１の
記憶装置に格納されたビット列を並直列変換を行なう第
２のシフトレジスタを介してシリアルにとり出すシリア
ル入出力回路において、前記第２のシフトレジスタから
の出力ビット列をシリアルに格納する第３のシフトレジ
スタと、第３のシフトレジスタの出力ビット列を第２の
シフトレジスタにシリアルに入力させる手段と、前記第
１の記憶回路の出力を、前記第２のシフトレジスタ又は
第３のシフトレジスタにパラレルに格納できる手段とを
具備することを特徴とする、シリアル入出力回路によっ
て上記欠点を除ける回路を構成することができる。
ータを入出力する第１の記憶装置を用いて、シリアルな
入力ビット列を、直並列変換を行なう第１のシフトレジ
スタを介して格納すると共に、複数ビット単位に第１の
記憶装置に格納されたビット列を並直列変換を行なう第
２のシフトレジスタを介してシリアルにとり出すシリア
ル入出力回路において、前記第２のシフトレジスタから
の出力ビット列をシリアルに格納する第３のシフトレジ
スタと、第３のシフトレジスタの出力ビット列を第２の
シフトレジスタにシリアルに入力させる手段と、前記第
１の記憶回路の出力を、前記第２のシフトレジスタ又は
第３のシフトレジスタにパラレルに格納できる手段とを
具備することを特徴とする、シリアル入出力回路によっ
て上記欠点を除ける回路を構成することができる。
（実施例） 次に本発明について図面を参照して詳細に説明する。
第３図は、本発明の実施例を示すブロック図で、第３
図の点線の枠の中は、第１図のアドレス発生器108と制
御部113を更に詳しく示したものである。第３図によれ
ば、本発明の一実施例は、連続なデータをシリアルに入
力する入力端子106、直並列変換を施す直並列変換107、
並列データを格納する記憶装置109と共に、書き込みの
記憶番地を発生する書き込みアドレス発生器316、記憶
装置109からの出力が供給される双方向並直列変換器11
0、111（前進又は後退の際に生じる双方向並直列変換器
110の出力ビット列を双方向並直列変換器111にシリアル
に格納し、同様に双方向並直列変換器111の出力ビット
列を双方向並直列変換器110にシリアルに格納できるよ
うな結線になっている）、記憶装置109のこの読み込み
番地を発生する読み込みアドレス発生器315、記憶回路1
09の出力を双方向並直列変換器110、111のどちらに格納
するかを選択する選択器320、書き込み又は読み込み番
地を選択する選択器317、書き込み読み込みタイミング
を監視する入出力制御回路319、処理回路へシリアルに
出力する出力端子112から構成されている。
図の点線の枠の中は、第１図のアドレス発生器108と制
御部113を更に詳しく示したものである。第３図によれ
ば、本発明の一実施例は、連続なデータをシリアルに入
力する入力端子106、直並列変換を施す直並列変換107、
並列データを格納する記憶装置109と共に、書き込みの
記憶番地を発生する書き込みアドレス発生器316、記憶
装置109からの出力が供給される双方向並直列変換器11
0、111（前進又は後退の際に生じる双方向並直列変換器
110の出力ビット列を双方向並直列変換器111にシリアル
に格納し、同様に双方向並直列変換器111の出力ビット
列を双方向並直列変換器110にシリアルに格納できるよ
うな結線になっている）、記憶装置109のこの読み込み
番地を発生する読み込みアドレス発生器315、記憶回路1
09の出力を双方向並直列変換器110、111のどちらに格納
するかを選択する選択器320、書き込み又は読み込み番
地を選択する選択器317、書き込み読み込みタイミング
を監視する入出力制御回路319、処理回路へシリアルに
出力する出力端子112から構成されている。
次に、その図面に示した構成等の作用、動作について
説明する。連続のデータは、端子106より入力され、直
並列変換器107に蓄えられる。蓄えられたデータの個数
は入出力制御回路319により監視され、ｋ（ｋは１以上
の整数）ビット蓄えられると319が信号を出し、選択器3
17で書き込みアドレス発生器316側に切り替わり、この
データを記憶装置109に格納する。
説明する。連続のデータは、端子106より入力され、直
並列変換器107に蓄えられる。蓄えられたデータの個数
は入出力制御回路319により監視され、ｋ（ｋは１以上
の整数）ビット蓄えられると319が信号を出し、選択器3
17で書き込みアドレス発生器316側に切り替わり、この
データを記憶装置109に格納する。
次に、双方向並直列変換器110と111の動作及びデータ
の補給について説明する。第４図（ａ）のようにa0,a1,
…,a2k-1（aiは０又は１）と連続なデータが双方向並直
列変換器110と111に格納されている状態を考える。ここ
で、出力端子112より順次、処理回路へak,ak+1,ak+2,…
と出力しながらｋ＋２ビット前進しようとしたとき、第
４図（ｂ）に示すようにa2k-1を処理回路へ出力したあ
と、110にa2k-1に続くデータが存在しない。そこで、入
出力制御回路319が双方向並直列変換回路110にデータが
存在しないという指令を選択器317、記憶装置109、選択
器320に与え、該当するデータを格納されている番地よ
り取り出し、双方向並直列変換器110に格納する。この
状態が第４図（ｃ）である。
の補給について説明する。第４図（ａ）のようにa0,a1,
…,a2k-1（aiは０又は１）と連続なデータが双方向並直
列変換器110と111に格納されている状態を考える。ここ
で、出力端子112より順次、処理回路へak,ak+1,ak+2,…
と出力しながらｋ＋２ビット前進しようとしたとき、第
４図（ｂ）に示すようにa2k-1を処理回路へ出力したあ
と、110にa2k-1に続くデータが存在しない。そこで、入
出力制御回路319が双方向並直列変換回路110にデータが
存在しないという指令を選択器317、記憶装置109、選択
器320に与え、該当するデータを格納されている番地よ
り取り出し、双方向並直列変換器110に格納する。この
状態が第４図（ｃ）である。
次に、第４図（ａ）の状態からｋ＋２ビット前進した
のち（同図（ｄ）、2kビット後退した場合を考えると、
同図（ｄ）からわかるように、双方向並直列変換器110
と111はリング構造となっているので、akからa3k-1まで
の連続なデータがレジスタ中に存在する。すなわち、ｋ
＋２ビット分の後退は、記憶装置109よりデータを補給
することなしに実行できるわけである。その後、第４図
（ｅ）に示すようにakを処理回路へ出力したのち、111
にakに続く過去のデータが存在しなくなる。そこで、31
9が111にデータが存在しないという指令を選択器317、
記憶装置109、選択器320に与え、該当するデータを格納
されている番地より取り出し、双方向並直列変換器111
に格納する。この状態が第４図（ｆ）である。以上説明
したように本回路は無限に前進又は後退が繰り返し行な
えるようになっている。例えば、第５図に示すような木
の構造を取っているデータに関して、最適な経路を選ぶ
操作で、この実施例をインターフェースとして用いる
と、前進又は後退を繰り返しながら探索することが容易
に行なえる。詳しく説明すると以下の通りである。
のち（同図（ｄ）、2kビット後退した場合を考えると、
同図（ｄ）からわかるように、双方向並直列変換器110
と111はリング構造となっているので、akからa3k-1まで
の連続なデータがレジスタ中に存在する。すなわち、ｋ
＋２ビット分の後退は、記憶装置109よりデータを補給
することなしに実行できるわけである。その後、第４図
（ｅ）に示すようにakを処理回路へ出力したのち、111
にakに続く過去のデータが存在しなくなる。そこで、31
9が111にデータが存在しないという指令を選択器317、
記憶装置109、選択器320に与え、該当するデータを格納
されている番地より取り出し、双方向並直列変換器111
に格納する。この状態が第４図（ｆ）である。以上説明
したように本回路は無限に前進又は後退が繰り返し行な
えるようになっている。例えば、第５図に示すような木
の構造を取っているデータに関して、最適な経路を選ぶ
操作で、この実施例をインターフェースとして用いる
と、前進又は後退を繰り返しながら探索することが容易
に行なえる。詳しく説明すると以下の通りである。
第５図の木構造の中で、“0000"、“0111"、“101
1"、“1111"の４系列が登録されており、“0000"を送信
し、受信側で“0100"に誤った場合、受信系列“0100"と
登録されている系列とを比較して送信系列を推測する問
題を考える。まず、木の幹から始め、“0"から出発し登
録されている系列の左端と合わせる。ここで“0000"と
“0111"の系列が候補に上がる。次の受信系列は“１
“であるので“0111"の系列が残り、そのまま残りの系
列と比較すると、受信系列では“00"、候補の系列では
“11"となり明らかに受信系列と候補の系列では違いが
ある。ここで木構造において、“0"→“1"→“1"→“1"
と木の幹から枝と前進してきたが、推測が間違っている
と、木の幹に戻って後退する。この場合、“1"→“1"→
“1"と戻り、この“1"が誤っていると判断し、もう一方
の枝を選び、“0"→“0"→→“0"→“0"と前進してい
き、正しい送信系列を推測する。さらに登録されている
系列がもっと長く、もっと多くなった場合には、受信系
列をｋビット毎に区切り、本アルゴリズムを実行してい
る回路に受信系列をシリアルに供給するインターフェー
ス回路として、前進、後退が容易に行える本発明の回路
が最適となることはいうまでもない。また、処理回路と
して、ビットシリアル誤り訂正装置を用いた場合、本回
路は、前記装置のインターフェースとして最適なことは
明白である。さらに、上記２つの例に関し、記憶装置と
してRAM（Random Access Memory）を用いた場合、RAMは
通常、入出力ピンが兼用となっているので、RAMへの書
き込みとRAMからの読み込みが同時に生じたとき、書き
込みを優先にすると、データの読み込みができず、処理
回路の動作を停止させなくてはならない。この停止が頻
繁に起こると高速な処理を行なう障害となる。そこで、
RAMへのアクセスが少なくて済む本回路を使用すると高
速な処理が行なえる。
1"、“1111"の４系列が登録されており、“0000"を送信
し、受信側で“0100"に誤った場合、受信系列“0100"と
登録されている系列とを比較して送信系列を推測する問
題を考える。まず、木の幹から始め、“0"から出発し登
録されている系列の左端と合わせる。ここで“0000"と
“0111"の系列が候補に上がる。次の受信系列は“１
“であるので“0111"の系列が残り、そのまま残りの系
列と比較すると、受信系列では“00"、候補の系列では
“11"となり明らかに受信系列と候補の系列では違いが
ある。ここで木構造において、“0"→“1"→“1"→“1"
と木の幹から枝と前進してきたが、推測が間違っている
と、木の幹に戻って後退する。この場合、“1"→“1"→
“1"と戻り、この“1"が誤っていると判断し、もう一方
の枝を選び、“0"→“0"→→“0"→“0"と前進してい
き、正しい送信系列を推測する。さらに登録されている
系列がもっと長く、もっと多くなった場合には、受信系
列をｋビット毎に区切り、本アルゴリズムを実行してい
る回路に受信系列をシリアルに供給するインターフェー
ス回路として、前進、後退が容易に行える本発明の回路
が最適となることはいうまでもない。また、処理回路と
して、ビットシリアル誤り訂正装置を用いた場合、本回
路は、前記装置のインターフェースとして最適なことは
明白である。さらに、上記２つの例に関し、記憶装置と
してRAM（Random Access Memory）を用いた場合、RAMは
通常、入出力ピンが兼用となっているので、RAMへの書
き込みとRAMからの読み込みが同時に生じたとき、書き
込みを優先にすると、データの読み込みができず、処理
回路の動作を停止させなくてはならない。この停止が頻
繁に起こると高速な処理を行なう障害となる。そこで、
RAMへのアクセスが少なくて済む本回路を使用すると高
速な処理が行なえる。
（発明の効果） ２つの双方向並直列変換器のリング構造及び、前記並
直列変換器の両方に記憶装置からの出力を格納できるよ
うにしたことにより、前進又は後退が容易にできるとい
う効果がある。
直列変換器の両方に記憶装置からの出力を格納できるよ
うにしたことにより、前進又は後退が容易にできるとい
う効果がある。
第１図は本発明の基本構成に示すブロック図、第２図は
従来の回路のブロック図、第３図は本発明の一実施例を
示すブロック図、第４図は本発明の動作を説明するため
の図、第５図は木の構造を有するデータを示す図であ
る。 図において、 106……入力端子、112……出力端子 107……直並列変換器、204……並直列変換器 110,111……双方向並直列変換器。
従来の回路のブロック図、第３図は本発明の一実施例を
示すブロック図、第４図は本発明の動作を説明するため
の図、第５図は木の構造を有するデータを示す図であ
る。 図において、 106……入力端子、112……出力端子 107……直並列変換器、204……並直列変換器 110,111……双方向並直列変換器。
Claims (1)
- 【請求項１】シリアルな入力ビット列を並列データに直
並列変換する第１のシフトレジスタと、前記並列データ
を格納する記憶手段と、前記記憶手段の出力データを並
直列変換しシリアルな出力ビット列を生成する第２のシ
フトレジスタ及び第３のシフトレジスタとを備えるシリ
アル入出力回路において、 前記第２のシフトレジスタの出力ビット列を前記第３の
シフトレジスタに双方向に伝達する手段と、前記第３の
シフトレジスタの出力ビット列を前記第２のシフトレジ
スタに双方向に伝達する手段と、前記記憶手段の出力デ
ータを前記第２のシフトレジスタまたは第３のシフトレ
ジスタの何れか一方に格納する選択手段とを備え、前記
記憶手段の出力データを連続的に１ビットずつ時間方向
又は過去方向に出力することを特徴とするシリアル入出
力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092831A JP2944084B2 (ja) | 1988-04-14 | 1988-04-14 | シリアル入出力回路 |
| EP89106648A EP0337471B1 (en) | 1988-04-14 | 1989-04-13 | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
| DE68927559T DE68927559T2 (de) | 1988-04-14 | 1989-04-13 | Schaltung mit seriellem Ein- und Ausgang zur Ausgabe von Bits aus Zweirichtungsschieberegistern, entweder in Vorwärts- oder Umkehrreihenfolge |
| US07/338,070 US4959813A (en) | 1988-04-14 | 1989-04-14 | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
| AU33031/89A AU618707B2 (en) | 1988-04-14 | 1989-04-14 | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092831A JP2944084B2 (ja) | 1988-04-14 | 1988-04-14 | シリアル入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161519A JPH02161519A (ja) | 1990-06-21 |
| JP2944084B2 true JP2944084B2 (ja) | 1999-08-30 |
Family
ID=14065379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092831A Expired - Fee Related JP2944084B2 (ja) | 1988-04-14 | 1988-04-14 | シリアル入出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4959813A (ja) |
| EP (1) | EP0337471B1 (ja) |
| JP (1) | JP2944084B2 (ja) |
| AU (1) | AU618707B2 (ja) |
| DE (1) | DE68927559T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02217918A (ja) * | 1989-02-17 | 1990-08-30 | Nec Eng Ltd | メモリインタフェース回路 |
| US5206834A (en) * | 1989-10-14 | 1993-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device performing last in-first out operation and the method for controlling the same |
| JP3118266B2 (ja) * | 1990-03-06 | 2000-12-18 | ゼロックス コーポレイション | 同期セグメントバスとバス通信方法 |
| US5327571A (en) * | 1990-04-03 | 1994-07-05 | Advanced Micro Devices, Inc. | Processor having decoder for decoding unmodified instruction set for addressing register to read or write in parallel or serially shift in from left or right |
| JP3636497B2 (ja) * | 1995-02-27 | 2005-04-06 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH103436A (ja) * | 1996-06-17 | 1998-01-06 | Mitsubishi Electric Corp | 自動転送機能付シリアル入出力回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56128751U (ja) * | 1980-02-29 | 1981-09-30 | ||
| JPS58170117A (ja) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | 直列並列・並列直列変換回路 |
| JPS59177674A (ja) * | 1983-03-29 | 1984-10-08 | Yokogawa Hokushin Electric Corp | 画像処理装置 |
| JPS607678A (ja) * | 1983-06-25 | 1985-01-16 | Fujitsu Ltd | メモリ構成方式 |
| JPS61236094A (ja) * | 1985-04-10 | 1986-10-21 | Fujitsu Ltd | 直列デ−タ入力メモリ |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
-
1988
- 1988-04-14 JP JP63092831A patent/JP2944084B2/ja not_active Expired - Fee Related
-
1989
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