JPH082056B2

JPH082056B2 - データ伝送装置

Info

Publication number: JPH082056B2
Application number: JP63024329A
Authority: JP
Inventors: 義文原; 努桜井; 三郎久保田; 智田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-02-20
Filing date: 1988-02-03
Publication date: 1996-01-10
Anticipated expiration: 2011-01-10
Also published as: JPS64841A

Description

【発明の詳細な説明】産業上の利用分野本発明は、１つの親局と複数の子局を１本の伝送路に
てループ状に接続し、各種データを親局から子局へ、ま
たは子局から親局ヘシリアル情報として伝送するデータ
伝送装置に関するものである。

従来の技術近年、マイクロプロセッサの高度化につれて産業用自
動機械などの機能が高度化し、センサやアクチュエータ
が100点以上使用されている設備を単一のマイクロプロ
セッサで制御することもめずらしくなくなってきてい
る。また、工場内のライン制御コンピュータや設備間同
志でのデータの通信も増えている。

こうした設備で使用する配線を減らすため、設備内の
ありこちにリモートI/Oと呼ばれる入出力用の制御ユニ
ットを子局とし配置し、この子局へセンサやアクチュエ
ータのデータ信号線を接続し、一方総合的な制御を行う
主制御マイクロプロセッサとつながる親局とこれら子局
を１本の同軸ケーブルまたは光ファイバケーブルでルー
プ状に接続し、データをシリアル情報として伝送するこ
とにより省線化する方法が実用化の段階に入ってきた。

そのデータ伝送装置は第12図に示すような概略構成を
有している。センサ１、アクチュエータ２がそれぞれ子
局としての入力ユニット３と出力ユニット４に接続され
ている。コントローラ５はこれらの子局すべての制御す
る親局で、前記子局が１本の光ファイバケーブル６、ま
たは同軸ケーブルにてループ状に接続されている。な
お、光伝送では光ファイバケーブルの受動タップ取出し
が大変に困難であるため、子局ごとに受信信号を再生し
て送信する必要がある。

前記子局の従来の構成例を第13図に示す。第13図にお
ける入力データは前記センサ１等から入力され、出力デ
ータは前記アクチュエータ２等に出力される。

親局からは制御データがパルス列からなるシリアル情
報として子局へ伝送される。シリアル情報の伝送フォー
マットは、第14図に示すように、子局がシリアル情報の
先頭を検出するためのスタート情報と特定の子局を指定
するためのアドレス情報とその子局に伝達すべきデータ
情報から成っている。

親局から光ファイバケーブル６にて伝送されたシリア
ル情報は、光・電気変換器７にて電気信号に変換され、
その受信シリアル情報８はすべて直列並列変換と並列直
列変換が可能なシフトレジスタ14に一旦蓄えられる。並
列変換さたシリアル情報のアドレス情報が、スイッチ16
より設定された子局のアドレス情報と一致しているかど
うかがアドレス一致検出回路15にて検出される。

アドレス一致検出回路15にてこの子局がアクセスされ
ていることを検知すると、出力ラッチ回路17にて出力デ
ータを記憶を行う。また、シフトレジスタ14内に一旦蓄
えられたデータ情報は入力データ13に置き換えられ、再
び並列直列変換されて送信信号10となり、電気・光変換
器９にて光信号に変換されて送信される。

アドレスが一致していないときは、受信シリアル情報
８がそのまま送信シリアル情報10として送信される。

上記のような手順の制御はタイミング発生回路18にて
行なわれる。

このようにして、第12図は親局から伝送されたシリア
ル情報が順次子局から子局へと伝送されて行き、子局の
設定アドレスと一致するときのみ、その子局で制御デー
タが出力されるとともに、入力データがシリアル情報と
して送信されて親局へ戻って行く。親局はこうして戻っ
てきたシリアル情報のアドレス情報とデータ情報を解読
することによって特定の子局の入力データとしてセンサ
等の動作状態を知ることができる。

発明が解決しようとする課題ところで、上記のような構成では、特定の子局におけ
る入力データが変化したことを親局が知るには、親局が
前記特定の子局のアドレス情報を有するシリアル情報を
出力し、子局から返ってきたシリアル情報のデータ情報
を前の状態と比べる方法を取らざるを得ない。

そのため、子局の入力データに変化が生じたときにそ
れを親局が自動的に知るようにするには、第15図は示す
ように、各子局のアドレス情報を順番に含むシリアル情
報を親局が連続的に出力するように構成する必要があ
る。こうすると、各子局が順次スキャンされ、特定の子
局のシリアル情報が一定の時間間隔で出力されることに
なる。

しかし、このような構成では、例えば第15図に示すよ
うに、アドレスがA1の子局をスキャンした直後に、この
子局A1の入力データが変化して送信要求が生じた場合
は、入力データの変化を親局わ知るまでの時間として、
ほぼ１スキャンに要する時間に相当する時間が必要とな
り、送信要求が生じてから実際に送信するまでに大きな
遅れを生ずるとともに、そのばらつきも大きいという問
題がある。そのため、自動機械等で高速応答性が必要な
場合には、使用できないという問題点を有していた。

本発明は割込みで伝送すべきシリアル情報を子局が自
発的に親局へ送信できるようにしたデータ伝送装置の提
供を目的とする。

さらに、本発明は任意の子局の入力データに変化を生
じた時に、この子局が、親局から連続的に送信されてく
るシリアル情報を、この子局のアドレス情報と割込みで
伝送すべきデータ情報を含む割込みシリアル情報に変更
して親局に送信するようにしたデータ伝送装置の提供を
目的とする。

課題を解決するための手段本発明は上記目的を達成するため、１つの親局と、複
数の子局と、これら親局と子局をループ状に接続する１
本の伝送路とを備え、親局と子局は、スタート情報、特
定の子局を指定するアドレス情報、データ情報、及び子
局から親局への割込み伝送に関する割込み情報を含むフ
ォーマットのシリアル情報を送受信して互いにデータを
伝送する手段とを備え、前記親局は、アドレス情報を順
番に変化させてそれぞれのシリアル情報を連続的に送信
する手段を有し、前記子局は、割込みで伝送すべきデー
タが発生した時、その直後に受信したシリアル情報のア
ドレス情報を自らのアドレスに変更するとともに、デー
タ情報を割込みで伝送すべきデータに変更し、割込み情
報を組合わせてシリアル情報として前記親局へ送信する
手段を有するものである。

作用本発明によれば、子局から親局に割込みで伝送すべき
データが発生したとき、子局に自ら親局に対してシリア
ル情報を伝送する手段を設けることによって、割込みの
シリアル情報を直ちに伝送することができる。

また、親局からアドレス情報を順番に変えてシリアル
情報を伝送して子局をスキャンするとともに、子局にお
いて割り込みで伝送すべきデータが発生すると、直後に
受信したシリアル情報を割込みのシリアル情報に変換し
て親局に伝送することによって、直ちに割込みのシリア
ル情報を伝送することができる。

実施例以下、本発明の一実施例のループ状伝送路を有するデ
ータ伝送装置について第１図〜第７図を参照しながら説
明する。

子局の構成を示す第１図において、センサ等からの並
列入力データDI₃〜DI₀の変化を検出する立上り検出回路
20が設けられ、その検出信号ｅがタイミング制御回路21
に入力されている。このタイミング制御回路21には受信
信号ａも入力されている。また、このタイミング制御回
路21からは、送受信ユニット23及び直列並列変換回路24
にシフトパルスｂ、第１の並列直列変換回路25にシフト
パルスｃ、第２の並列直列変換回路26にシフトパルス
ｄ、前記立上がり検出回路20にリセット信号ｆ、及び送
信信号ｊの出力を選択する選択スイッチ22の制御信号S₀
〜S₃が、それぞれ所定のタイミングで出力される。

前記送受信ユニット23は、従来例として第13図で説明
した子局の構成に対応するものであり、シフトレジスタ
14、アドレス一致検出回路15、アドレス設定スイッチ1
6、出力ラッチ回路17等にて構成されている。

前記直列並列変換回路24は、シリアル情報である受信
信号を並列情報として一旦記憶する手段である。

前記第１及び第２の並列直列変換回路25、26は、並列
情報をそれぞれシフトパルスｃ又はｄのタイミングで直
列情報として順次最上位ビット（MSB）からシフトして
出力する手段である。そして、第２の並列直列変換回路
26は、子局から割込みで送信すべき並列入力データDI₃
〜DI₀をシリアル情報として送信する手段である。

第２の並列直列変換回路26には、前記入力データDI₃
〜DI₀がラッチ回路27を介して入力されている。このラ
ッチ回路27には、前記立ち上がり検出回路20の検出信号
ｅが“1"の時は入力データをラッチし、“0"のときは入
力データをそのままスルーパスする。

また、この第２の並列直列変換回路26には、子局のア
ドレス情報を設定するためのアドレス設定スイッチ28か
らの信号が入力されている。なお、＋Vccは、論理入力
として“1"を表している。

また、後述の伝送フォーマットでスタート情報として
定義される最上位ビット（MSB）及び割込み情報として
定義される次のビットに＋Vccが入力され、論理“1"に
固定されている。これにより割込み送信時に、割込みビ
ットを“1"となったシリアル情報として送信される。

さらに、最下位ビット（LSB）及びその２つ上位のビ
ットまでは論理“0"に固定されている。これは子局や親
局がスタートビットの立上りとその他のビットの立上り
の区別するための空時間を設けるために信号を出さない
ようにするものである。

第２図に本発明における伝送フォーマットを示す。こ
の伝送フォーマットは、常に論理“1"に固定されたビッ
トからなるスタート情報と、子局から割込みで伝送され
るシリアル情報において論理“1"となるビットからなる
割込み情報と、他の子局と区別するためのアドレス情報
と、データ情報から成り立っている。図示例では、説明
を簡単にするため、アドレス情報及びデータ情報は４ビ
ットとしてある。

次に、子局から親局に割込みでシリアル情報を送信す
る動作を第３図〜第５図により説明する。

最初に、子局に受信信号ａが入力されていない状態の
ときにシリアル情報を送信する際の動作を第３図により
説明する。

子局の入力データDI₃〜DI₀が、例えば0001から0101
へ、即ちDI₂が０から１へ変化したものとする。する
と、立上り検出回路20がこの立上りを検出して制御信号
ｅが“1"になり、入力データはラッチ回路27にてラッチ
された状態となる。また、制御信号ｅの入力によりタイ
ミング制御回路21が起動し、選択スイッチ22に対する制
御信号をS₀からS₃に変えることによって、第２の並列直
列変換回路26からの出力信号ｇが送信信号となるように
する。

次に、t₀時間後、タイミング制御回路21は、第２の並
列直列変換回路26に対してシフトパルスｄを出力する。
このパルスは全情報量10ビットより３つ多い13個出力さ
れる。これによって並列直列変換回路26の最上位ビット
（MSB）から順次出力され、最後は必ず３ビット分以上
の“0"が出力され、送信信号ｊが伝送される。

続いて、最後のシフトパスルｆの立下りとともに切換
スイッチ22は元のS₀に戻る。また、t₁時間後、タイミン
グ制御回路21からリセット信号ｆが出力されて、立上り
検出回路20がリセットされ、制御信号ｅが“0"に戻り、
ラッチ回路27が初期状態に復帰する。

次に、子局に受信信号ａを受信中に、上記のように入
力データが変化して子局がシリアル情報を割込みで送信
する際の動作を第４図により説明する。

第４図において、タイミングT₁が入力データが変化し
た時点であり、タイミングT₀はシリアル情報の送信開始
時点を示す。

まず、受信信号ａのスタートビットの立上りを検知し
てタイミング制御回路21からの制御信号により選択スイ
ッチ22がS₀からS₁に切換えられる。続いて、タイミング
制御回路21はシフトパルスｂを13個出力し、送受信ユニ
ット23によりシリアル情報の立上りと立下りの位相が揃
えられ、受信信号ａが送信信号ｊとなって出力される。

その途中のタイミングT₁において入力データDI₃〜DI₀
が変化すると、立上り検出回路20からの制御信号ｅが
“1"となるが、タイミング制御回路21は、前記シフトパ
ルスｂをすべて発信完了するまでは、シフトパルスｄを
出力せず、選択スイッチ22もS₁の状態を維持する。

シフトパルスｂの発信が完了し、前記送信信号ｊの送
信が終了してタイミングT₀となると、タイミング制御回
路21はt₀時間後、選択スイッチ22をS₃に切換え、以後の
動作は第３図と全く同じである。

次に、子局が入力データの変化により親局に割込みで
シリアル情報を送信中に、受信信号ａを受信したときの
動作を第５図により説明する。

シリアル情報の送信中に、タイミングT₂において受信
信号が入力され、その受信信号ａの立上りをタイミング
制御回路21が検知すると、シフトパルスｂを13個出力
し、直列並列変換回路24に順次受信信号ａを取込み、並
列信号として記憶させる。受信信号ａと送信信号ｊは同
じビット長であるため、その前のタイミングT₃で送信は
完了しており、タイミング制御回路21はタイミングT₃で
選択スイッチ22をS₃からS₀に切換えている。そして、受
信信号ａの記憶がタイミングT₄で完了すると、タイミン
グ制御回路21は選択スイッチ22をS₀からS₂に切換える。

直列並列変換回路24に記憶された受信信号ａは並列直
列変換回路25に入力されているので、いつでも順次に受
信信号を再生して出力できる状態になっている。タイミ
ング制御回路21は、選択スイッチ22がS₂に切換わった
後、t₂時間後シフトパルスｃを出力し、受信信号ａと同
じシリアル情報を送信信号ｊとして出力する。

次に、第６図及び第７図により親局の動作の説明をす
る。なお、第６図には、子局から帰ってきたシリアル情
報の受信部のみの構成を示している。

第６図において、受信信号ａは10ビット構成の直列並
列変換回路29及び受信制御回路31に入力される。受信制
御回路30は、受信信号ａのスタートビットの立上りを検
出して、直列並列変換回路29にシフトパルスｋを出力す
るとともに、シフトパルスの出力完了時に完了信号ｌを
割込み指令回路31に出力する。

割込み指令回路31は、シリアル情報の割込み情報に応
じて割込み信号ｍをマイクロプロセッサ32に出力するも
のである。詳しくは、受信信号ａの10個目のパルスが出
た後、受信制御回路30から完了信号ｌがこの割込み指令
回路31に入力されると、割込みビットD₈が“1"のときに
割込み信号ｍが“1"となる。

割込み信号ｍがマイクロプロセッサ32に入力すると、
予めメモリ（図示せず）内にプログラムされた特定の番
地にジャンプして、入力命令によりRD信号が出力され、
直列並列変換回路29のデータD₇〜D₀が入力バッファ回路
33を介してマイクロプロセッサ32に入力される。そし
て、その要因を解読してその子局に対する処理を行う。
続いて、出力命令によりWR信号が出力され、割込み検出
回路31にリセット信号ｎが出力されて動作が完了する。
なお、34はデコード回路である。

なお、以上の説明では割込みビットを別に設けたが、
アドレス情報の一部に割込み情報を書き込むビットを設
けてもよく、そうすると１本の伝送路に本発明に係る子
局と従来の子局と組み合わせて配置することもできる。

又、以上の説明ではシリアル情報のアドレス情報及び
データ情報が各々４ビットの例を示したが、これらのビ
ット長を変えても同様に実施できることは明白である。

以上の第１実施例では、子局の入力データが変化した
場合、子局が自らのイニシアティブでシリアル情報を送
信する例を示した。しかし、第２実施例として、親局が
各子局を順次にスキャンする方式も実施可能である。

すなわち、第８図に示すように、例えばアドレスがA1
の子局で入力データに変化が生じて割込み要求があった
ときに、その直後に子局A1が受信した受信信号が、例え
ばアドレスがA5の受信信号であった場合、この受信信号
を無視してアドレス情報にこの子局のアドレスA1を書き
込み、データ情報に入力データD1に書き込むとともに、
割込みビットを“1"として送信することによって、入力
データD1を割込みで送信するようにすることもできる。

さらに、第８図では、親局がこの割込送信を受付ける
と、直ちにアドレス情報がA1でかつ割込みビットを“1"
としたシリアル情報を送信し、子局A1はそのシリアル情
報を受けて割込み要求をリセットさせる方式を採ってい
る。

この第２実施例における子局の構成は、基本的に第１
実施例において第１図で説明したものと同じである。た
だし、子局のスキャンによってシリアル情報の送受信の
交通整理が行なわれるため、子局から送信している間に
受信信号ａが入力することはない。そのため、タイミン
グ制御回路21の内部構成が簡単になるとともに直列並列
変換回路24と第１の並列直列変換回路25が必要でなくな
る点で異なる（図示は省略する）。

また、子局の送信時の動作は、第９図に示すように、
第１実施例において第４図及び第３図で説明したものと
同様である。ただし、受信完了後、割込み送信を開始す
るタイミングT₀は次の受信信号ａのスタートビットの立
上りである。

尚、この実施例におけるシリアル情報のフォーマット
は、スタートビットと、３ビットのアドレス情報と、４
ビットのデータ情報と、割込みビットがこの順番に配列
されている。勿論、これは任意に設定すればよいことで
ある。

又、親局が子局からの割込み送親を受付けた後その確
認のために送信したシリアル情報は、第10図に示すよう
に、子局で受信され、その割込みビットが“1"であるこ
とを検出して割込み要求がリセットされる。そのため、
子局においては、図示は省略するが、第１図の送受信ユ
ニット23から割込みビットの出力をタイミング制御回路
21に入力し、割込みビットが“1"のとき、立上り検出回
路20にリセット信号ｆを出力するように構成されてい
る。

一方、親局は、第11図に示すように、第６図で説明し
たものと同様の受信部を備えるとともに、送信信号を出
力する並列直列変換回路35が設けられ、マイクロプロセ
ッサ32のデータバスから出力バッファ回路36を介してア
ドレス情報とデータ情報に関するデータが入力されてい
る。又、マイクロプロセッサ32から割込みリセット信号
が割込みビットに対応する端子に入力されている。

この親局は、マイクロプロセッサ32から並列直列変換
回路35に入力されたアドレス情報とそのアドレス情報で
特設される子局に対するデータ情報との組み合わせデー
タを、WR信号によってシリアル情報として送信するとい
う動作を、アドレスを順番に変化させて繰り返すように
構成されている。こうして親局が子局をスキャンする。
そして、子局から割込みのシリアル情報を受信すると、
第６図及び第７図で説明したように、直列並列変換回路
29のデータD₇〜D₁をマイクロプロセッサ32に入力して子
局に対する処理を行い、次のWR信号で送信するときに、
割込みのシリアル情報を送信した子局のアドレス情報と
割込みリセット信号を組み合わせたシリアル情報を送信
する。

上記実施例では、割込み要求のリセットを、親局が割
込み情報を受付けた直後に、割込みリセット信号を含ま
せたシリアル情報を送信することによって行うようにし
たものを示したが、親局による子局のスキャンを崩さず
に、割込み送信を行った子局に対して次にアクセスする
ときに割り込みリセット信号を送信するようにしてもよ
い。また、第１実施例のように、子局が割込みのシリア
ル情報を送信した後自らリセットするようにしてもよ
い。

この実施例では、子局のスキャンによって交通整理し
ているので、各子局から割込み伝送されるシリアル情報
が互いに衝突することはなく、１つのループ状伝送路６
において多重割り込みが可能である。なお、割込みによ
って無視されたアドレスの子局に対しては、最悪でも１
スキャン遅れ以内にアクセスできるので、実際上の支障
はない。

発明の効果本発明のデータ伝送装置によれば、子局から親局に割
込みで伝送すべきデータが発生したとき、子局に自らの
イニシアティブで親局に対してシリアル情報を伝送する
手段を設けることによって、割込みのシリアル情報を直
ちに伝送することができる。

この場合、送信中に入力した受信信号を記憶する手段
を設けることによって、受信信号との干渉や受信漏れを
発生することはない。

また、親局からアドレス情報を順番に変えてシリアル
情報を伝送して子局をスキャンするとともに、子局にお
いて割り込みで伝送すべきデータが発生すると、直後に
受信したシリアル情報を割込みのシリアル情報に変換し
て親局に伝送することによって、直ちに割込みのシリア
ル情報を伝送することができ、かつ子局の構成も簡単に
なるとともに、割込み伝送信号が衝突することがないた
め、１つの伝送路で多重割込みが可能である。

さらに、子局に入力データの変化を検出する手段と、
その検出によって変化したデータを割込みで送信する手
段を設けることによって、子局の入力データが変化する
と割込み伝送で親局に伝えられ、子局に状態に速やかに
対処できる。

また、受信信号を受信中に入力データが変化した場合
でも送信を遅延させる手段を設けることによって信号同
志が干渉することはない。

【図面の簡単な説明】

第１図〜第７図は本発明に係るデータ伝送装置の第１実
施例を示し、第１図は子局の概略構成図、第２図は伝送
フォーマットを示す図、第３図は子局においてシリアル
情報を割込みで送信する際の動作のタイミング図、第４
図は受信中に入力データが変化した場合における送信動
作のタイミング図、第５図は送信中に受信信号が入力し
た場合の動作のタイミング図、第６図は親局の受信部の
構成図、第７図は同受信部の動作のタイミング図、第８
図〜第11図は本発明に係るデータ伝送装置の第２実施例
を示し、第８図は割込み伝送時の伝送信号の説明図、第
９図は送信動作のタイミング図、第10図は割込み要求リ
セット動作のタイミング図、第11図は親局の構成図、第
12図〜第15図は従来例を示し、第12図はデータ伝送装置
の全体構成図、第13図は子局の構成図、第14図は伝送フ
ォーマットを示す図、第15図は割込み伝送時の伝送信号
の説明図である。 20……立上り検出回路、21……タイミング制御回路、22
……選択スイッチ、23……送受信ユニット、24……直列
並列変換回路、25……第１の並列直列回路、26……第２
の並列直列変換回路、27……ラッチ回路、28……アドレ
ス設定スイッチ、29……直列並列変換回路、30……受信
制御回路、31……割込指令回路、32……マイクロプロセ
ッサ、35……並列直列変換回路。

Claims

【特許請求の範囲】

【請求項１】１つの親局と、複数の子局と、これら親局
と子局をループ状に接続する１本の伝送路とを有し、親
局と子局は、スタート情報、特定の子局を指定するアド
レス情報、データ情報、及び子局から親局への割込み伝
送に関する割込み情報を含むフォーマットのシリアリ情
報を送受信して互いにデータを伝送する手段とを備え、
前記親局は、アドレス情報を順番に変化させてそれぞれ
のシリアル情報を連続的に送信する手段を有し、前記込
局は、割込みで伝送すべきデータが発生した時、その直
後に受信したシリアル情報のアドレス情報を自らのアド
レスに変更するとともに、データ情報を割込みで伝送す
べきデータに変更し、割込み情報を組合せてシリアル情
報として前記親局へ送親する手段を有するデータ伝送装
置。
【請求項２】子局は、外部から並列入力されている入力
データに変化が生じた時にこれを検出する手段と、変化
した入力データを割込みで伝送すべきデータ情報として
送信する手段を有する請求項１記載のデータ伝送装置。
【請求項３】子局は、受信信号を受信中に、割込みで伝
送すべきデータが発生した時、親局へのシリアル情報の
送信を前記受信信号の受信が完了するまで遅延させる手
段を有する請求項１又は２記載のデータ伝送装置。