JPH01841A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、１つの親局と複数の子局を１本の伝送路にて
ループ状に接続し、各種データを親局から子局へ、また
は子局から親局へシリアル情報として伝送するループ状
伝送路を有するデータ伝送装置に関するものである。

従来の技術 近年、マイクロプロセッサの高度化につれて産業ｍ自動
機械などのＪＲ能が高度化し、センサやアクチュエータ
が１００点以上使用されでいる設備を単一のマイクロプ
ロセッサで制御することもめずらしくな（なってさてい
る、また、工場内のライン制御コンピュータや設備量同
志でのデータの通信も増えている。

こうした設備で使用する配線を減らすため、設備内のあ
ちこちにリモー）Ｉｌｏと呼ばれる入出力用の制御ユニ
ットを子局として配置し、この子局ヘセンサやアクチエ
エータのデータ信号線を接続し、一方総合的な制御を行
う主制御マイクロプロセッサとつながる親局とこれら子
局を１本の同軸ケーブルまたは光フアイバケーブルでル
ープ状に接続し、データをシリアル情報として伝送する
ことにより省線化する方法が実用化の段階に入っでトた
。

そのデータ伝送装置は第１２図に示すような概略枯成を
有している。センサ１、アクチュエータ２がそれぞれ子
局としての入カニニット３と出カニニット４に接続され
ている。コントローラ５は　　４これらの子局すべてを
制御する親局で、前記子局が１本の光フアイバケーブル
６、または同軸ケーブルにでループ状に接続されている
。なお、光伝送では光７アイパケープルの受動タップ取
出しが大変に困難であるため、子局ごとに受信信号を再
生して送信する必要がある。

前記子局の従来の構成例を第１３図に示す。第１３図に
おける入力データは前記センサ１等から入力され、出力
データは前記アクチエエータ２等に出力される。

親局からは制御データがパルス列からなるシリアル情報
として子局へ伝送される。シリアル情報の伝送７オーマ
ツトは、第１４図に示すように、子局がシリアル情報の
先頭を検出するためのスタート情報と特定の子局を指定
するためのアドレス情報とその子局に伝達すべきデータ
情報から成っている。

親局から光フアイバケーブル６にて伝送されたシリアル
情報は、光・電気変換器７にて電気信号に変換され、そ
の受信シリアル情報８はすべて直列並列変換と並列直列
変換が可能なシフトレノスタ１４に一旦蓄えられる。並
列変換されたシリアル情報￥報のアドレス情報が、スイ
ッチ１６より設定された子局のアドレス情報と一致して
いるかどうかがアドレス−数構出回路１５にて検出され
る。

アドレス−数構出回路１５にてこの子局がアクセスされ
ていることを検知すると、出力ラッチ回路１７にて出力
データの記憶を行う。また、シフトレノスタ１４内に一
旦蓄えられたデータ情報は入力データ１３に置き換えら
れ、再び並列直列変換されて送信信号１０となり、電気
・光変換器９にて光信号に変換されて送信される。

アドレスが一致しでいないときは、受信シリアル情報８
がそのまま送信シリアル情報１０として送信される。

上記のような手順の制御はタイミング発生回路１８にて
行なわれる。

このようにして、第１２図の親局がら伝送されたシリア
ル情報が順次子局から子局へと伝送されて行さ、子局の
設定アドレスと一致するときのみ、その子局で制御デー
タが出力されるとともに、入力データがシリアル情報と
して送信されて親局へ戻って行く。親局はこうして戻っ
てきたシリアル情報のアドレス情報とデータ情報を解読
することによって特定の子局の入力データとしてセンサ
等の動作状態を知ることができる。

発明が解決しようとする課題 ところで、上記のような構成では、特定の子局における
入力データが変化したことを親局が知るには、親局が前
記特定の子局のアドレス情報を有するシリアル情報を出
力し、子局がら返ってきたシリアル情報のデータ情報を
前の状態と比べる方法を取らざるを得ない。

そのため、子局の入力データに変化が生じたときにそれ
を親局が自動的に知るようにするには、第１５図に示す
ように、各子局のアドレス情報を順番に含むシリアル情
報を親局が連続的に出力するように構成する必要がある
。こうすると、各子局が順次スキャンされ、特定の子局
のシリアル情報が一定の時間間隔で出力されることにな
る。

しかし、このような構成では、例えば第１５図に示すよ
うに、アドレスがＡ１の子局をスキャンした直後に、こ
の子局Ａ１の入力データが変化して送信要求が生じた場
合は、入力データの変化を親局が知るまでの時間として
、はぼ１スキヤンに要する時間に相当する時間が必要と
なり、送信要求が生じてから実際に送信するまでに大き
な遅れを生ずるとともに、そのばらつきも大きいという
問題がある。そのため、自動機械等で高速応答性が必要
な場合には、使用できないという問題点を有していた。

本発明は、上記従来の問題点に鑑み、子局から親局にデ
ータを伝送する必要が生じて直ちに親局へそのデータを
割込みで伝送した場合に、親局がその割込みのシリアル
情報を他のシリアル情報と識別して対応できるようにし
たデータ伝送装置の提供を目的とする。

又、本発明は割込みで伝送すべきシリアル情報を子局が
自発的に親局へ送信できるようにしたデータ伝送装置の
提供を目的とする。

さらに、本発明は任意の子局の入力データに変化を生じ
た時に、この子局が、親局から連続的に送信されてくる
シリアル情報を、この子局のアドレス情報と割込みで伝
送すべきデータ情報を含む割込みシリアル情報に変更し
て親局に送信するようにしたデータ伝送装置の提供を目
的とする。

課題を解決するための手段 本発明は上記目的を達成するため、１つの親局と、複数
の子局と、これら親局と子局をループ状に接続する１本
の伝送路とを備え、親局と子局は、スタート情報、特定
の子局を指定するアドレス情報、データ情報、及び子局
から親局への割込み伝送に関する割込み情報を含むフォ
ーマットのシリアル情報を送受信して互いにデータを伝
送する手段を有することを特徴とするデータ伝送装置を
提供する。

又、本発明は、子局は、割込みで伝送すべきデ−夕情報
を自らのアドレス情報と割込み情報を組合わせたシリア
ル情報として親局へ送信する手段を有し、親局は、受信
したシリアル情報の中から子局から割込みで伝送された
シリアル情報を割込み情報によって識別してそのデータ
情報を受付ける手段を有することを特徴するデータ伝送
装置を提供する。

好適には、子局は、外部から並列入力されている入力デ
ータに変化が生じた時にこれを検出する手段と、変化し
た入力データを割込みで伝送すべきデータ情報とし、こ
れを自らのアドレス情報と割込み情報を組合わせたシリ
アル情報として親局へ送信する手段を有する。また、子
局が、親局へシリアル情報を送信中に受信信号が入力さ
れた時、受信信号を一旦記憶しておく手段や、受信信号
を受信中に、外部から並列入力されている入力データに
変化が生じた時、親局へのシリアル情報の送信を前記受
信信号の受信が完了するまで遅延させる手段を有する。

さらに、本発明は、親局は、アドレス情報な順番に変化
させてそれぞれのシリアル情報を連続的に送信する手段
を有し、子局は、割込みで伝送すべきデータが発生した
時、その直後に受信したシリアルｆｉ？１１のアドレス
情報を自らのアドレスに変更するとともに、データ情報
を割込みで伝送すべきデータに変更し、割込み情報を組
合わせてシリアル情報として親局へ送信する手段を有す
ることを特徴するデータ伝送装置を提供する。

この場合も好適には、子局は、外部から並列入力されて
いる入力データに変化が生じた時にこれを検出する手段
と、変化した入力データを割込みで伝送すべきデータ情
報とし、これを自らのアドレス情報と割込み情報を組合
わせたシリアル情報として親局へ送信する手段を有する
。また、子局は、受信信号を受信中に、割込みで伝送す
べきデータが発生した時、親局へのシリアル情報の送信
を前記受信信号の受信が完了するまで遅延させる手段を
有する。

作用 本発明によれば、シリアル情報の７オーマツトに割込み
情報を有しているので、子局から親局に割込みでデータ
を伝送する場合に、割込み情報である旨を指定して親局
に伝送することによって、親局は子局から戻ってきたシ
リアル情報の中から割込みのシリアル情報を識別でき、
そのシリアル情報の７ドレス情報とデータ情報から子局
からの割込みデータを知ることができる。そのため、子
局は割込みで伝送すべきデータを生じたときに直ちに親
局に送信することができる。

また、子局から親局に割込みで伝送すべきデータが発生
したとき、子局に自ら親局に対してシリアル情報を伝送
する手段を設けることによって、割込みのシリアル情報
を直ちに伝送することができる。

さらに、親局から７ドレス情報を順番に変えてシリアル
情報を伝送して子局をスキャンするとともに、子局にお
いて割り込みで伝送すべきデータが発生すると、直後に
受信したシリアル情報を割込みのシリアル情報に変換し
て親局に伝送することによって、直ちに割込みのシリア
ル情報を伝送することができる。

実施例 以下、本発明の一実施例のループ状伝送路を有するデー
タ伝送装置について第１図〜ｆｊＳ７図を参照しながら
説明する。

子局の構成を示す第１図において、センサ等からの並列
入力データＤｌｉ〜Ｄ１．の変化を検出する立上り検出
回路２０が設けられ、その検出信号ｅがタイミング制御
回路２１に入力されている。このタイミング制御回路２
１には受信信号ａも入力されている。また、このタイミ
ング制御回路２１からは、送受信ユニット２３及び直列
並列変換回路２４にシフトパルスｂ、第１の並列直列変
換回路２５にシフトパルスｃ、ｔｊ＆２の並列直列変換
回路２６にシフトパルスｄ１前記立上り検出回路２０に
リセット信号ｆ、及び送信信号ｊの出力を選択する選択
スイッチ２２の制御信号Ｓ。−８３が、それぞれ所定の
タイミングで出力される。

前記送受信ユニット２３は、従来例として第１３図で説
明した子局の構成に対応するものであり、シフトレジス
タ１４、アドレス−数構出回路１５、アドレス設定スイ
・／チエ６、出力ラッチ回路１７等にて構成されている
。

前記直列並列変換回路２４は、シリアル情報である受信
信号を並列情報として一旦記憶する手段である。

前記第１及び第２の並列直列変換回路２５．２６は、並
列情報をそれぞれシフトパルスＣ又はｄのタイミングで
直列情報として順次最上位ビット（ＭＳＢ）からシフト
して出力する手段である。

そして、第２の並列直列変換回路２６は、子局から割込
みで送信すべき並列入力データＤＩ、〜Ｄ■。

をシリアル情報として送信する手段である。

第２の並列直列変換回路２６には、前記入力データＤＩ
３〜ＤＩ０がラッチ回路２７を介して入力されている。

このラッチ回路２７は、前記立ち上が９検出回路２０の
検出信号ｅが１″の時は入力データをラッチし、０″の
ときは入力データをそのままスルーパスする。

また、この第２の並列直列変換回路２６には、子局のア
ドレス情報を設定するためのアドレス設定スイッチ２８
からの信号が入力されている。なお、＋Ｖｃｃは、論理
入力として１″を表している。

また、後述の伝送７オーマツトでスタート情報として定
義される最上位ピッ）　　（ＭＳＢ）及び割込み情報と
して定義される次のビットに＋Ｖｃｃが入力され、論理
”１”に固定されている。これにより割込み送信時に、
割込みビットを”１″となったシリアル情報として送信
される。

さらに、最下位ピッ）　　（ＬＳＢ）及びその２つ上位
のビットまでは論理”０”に固定されている。

これは子局や親局がスタートビットの立上りとその他の
ビットの立上りを区別するための空時間を設けるために
信号を出さないようにするものである。

第２図に本発明における伝送７オーマツトを示す。この
伝送７ｔ−マットは、常に論理”１”に固定されたビッ
トからなるスタート情報と、子局から割込みで伝送され
るシリアル情報においてｉｔ！ｒ埋″１″となるビット
からなる割込み情報と、他の子局と区別するための７ド
レス情報と、テ°−タ情報から成り立っている。図示例
では、説明を簡単にするため、アドレス情報及びデータ
情報は４ビツトとしである。

次に、子局から親局に割込みでシリアル情報を送信する
動作を＃４３図〜第５図により説明する。

最初に、子局に受信信号ａが入力されていない状態のと
きにシリアル情報を送信する際の動作を第３図により説
明する。

子局の入力データＤＩ、〜Ｄｒ。が、例えば０ＯＯ１か
ら０１０１へ、即ちＤｈが０から１へ変化したものとす
る。すると、立上り検出回路２０がこの立上りを検出し
て制御信号ｅが１”になり、入力データはラッチ回路２
７にてラッチされた状態となる。また、制御信号ｅの入
力によりタイミング制御回路２１が起動し、選択スイッ
チ２２に対する制御信号を８０がらＳ、に変えることに
よって、第２の並列直列変換回路２６からの出力信号ｇ
が送信信号となるようにする。

次に、１．時間後、タイミング制御回路２１は、第２の
並列直列変換回路２６に対してシフトパルスｄを出力す
る。このパルスは全情報量１０ビツトより３つ多い１３
個出力される。これによって並列直列変換回路２６の最
上位ピッ）　　（ＭＳＢ）から順次出力され、最後は必
ず３ビツト分以上のＯ″が出力され、送信信号ｊが伝送
される。

続いて、最後のシフトパルスｆの立下りとともに切換ス
イッチ２２は元の８０に戻る。またｓ　ｔ。

時間後、タイミング制御回路２１がらリセット信号ｆが
出力されて、立上り検出回路２０がリセットされ、制御
信号ｅが０”に戻り、ラッチ回路２７が初期状態に復帰
する。

次に、子局に受信信号ａを受信中に、上記のように入力
データが変化して子局がシリアル情報を割込みで送信す
る際の動作を第４図により説明する。

第４図において、タイミングＴ、が入力データが変化し
た時点であり、タイミングＴ０はシリアル情報の送信開
始時、ｔ７を示す。

まず、受信信号ａのスタートビットの立上りを検知して
タイミング制御回路２１がらの制御信号により選択スイ
ッチ２２が８０から８１に切換えられる。続いて、タイ
ミング制御回路２１はシフトパルスｂを１３個出力し、
送受信ユニット２３によりシリアル情報の立上りと立下
りの位相が揃えられ、受信信号ａが送信信号ｊとなって
出力される。

その途中のタイミングＴ１において入力データＤＩ、〜
Ｄ１．が変化すると、立上り検出回路２０か・らの制御
信号ｅが１”となるが、タイミング制御回路２１は、前
記シフトパルスｂをすべて発信完了するまでは、゛シフ
トパルスｄを出力せず、選択スイッチ２２もＳ、の状態
を維持する。

シフトパルスｂの発信が完了し、前記送信信号ｊの送信
が終了してタイミングＴ０となると、タイミング制御回
路２１はｔ。時間後、選択スイッチ２２をＳコに切換え
、以後の動作はｔｔＳ３図と全く同じである。

次に、子局が入力データの変化により親局に重信したと
きの動作をｔｔＳ５図により説明する。

シリアル情報の送信中に、タイミングＴ２において受信
信号が入力され、その受信信号ａの立上りをタイミング
制御回路２１が検知すると、シフトパルスｂを１３個出
力し、直列並列変換回路２４に順次受信信号ａを取込み
、並列信号として記憶させる。受信信号ａと送信信号ｊ
は同じビット長であるため、その前のタイミングＴ３で
送信は完了しており、タイミング制御回路２１はタイミ
ングＴ３で選択スイッチ２２をＳ、からＳｏに切換えて
いる。そして、受信信号ａの記憶がタイミングＴ４で完
了すると、タイミング制御回路２１は選択スイッチ２２
をＳｏから８２に切換える。

直列並列変換回路２４に記憶された受信信号ａは並列直
列変換回路２５に入力されているので、いつでも順次に
受信信号を再生して出力できる状態になっている。タイ
ミング制御回路２１は、選択スイッチ２２がＳ２に切換
わった後、ｔ２時時間後フトパルスぐを出力し、受信信
号ａと同じシリ次に、１８６図及び＃１７図により親局
の動作の説明をする。なお、ＩＪＳＧ図には、子局から
帰ってきたシリアル情報の受信部のみの構成を示してい
る。

ｔｌｆＪ６図において、受信信号ａは１０ビツト構成の
直列並列変換回路２９及び受信制御回路３１に入力され
る。受信制御回路３０は、受信信号ａのスタートビット
の立上りを検出して、直列並列変換回路２９にシフトパ
ルスｋを出力するとともに、シフトパルスの出力完了時
に完了信号１を割込み指令回路３１に出力する。

割込み指令回路３１は、シリアル情報の割込み情報に応
じて割込み信号−をマイクロプロセッサ３２に出力する
ものである。詳しくは、受信信号ａの１０個目のパルス
が出た後、受信制御回路３０から完了信号！がこの割込
み指令回路３１に入力されると、割込みピッ）Ｄｓが”
１″のときに割込み信号醜が１″となる。

割込み信号−がマイクロプロセッサ３２に入力すると、
予めメモリ　（図示せず）内にプログラムされた特定の
番地にジャンプして、入力命令によアル情報を送信信号
ｊとして出力する。

すＲＤ倍信号出力され、直列並列変換回路２９のデータ
Ｄ、〜Ｄ０が入力パフ７７回路３３を介してマイクロプ
ロセッサ３２に入力される。そして、その要因を解読し
てその子局に対する処理を行う。

続いて、出力命令によりＷＲ倍信号出力され、割込み検
出回路３１にリセット信号ｎが出力されて動作が完了す
る。なお、３４はデコード回路である。

なお、以上の説明では割込みビットを別に設けたが、ア
ドレス情報の一部に割込み情報を書き込むビットを設け
てもよく、そうすると１本の伝送路に本発明に係る子局
と従来の子局と組み合わせて配置することもできる。

又、以上の説明ではシリアル情報のアドレス情報及びデ
ータ情報が各々４ビツトの例を示したが、これらのビッ
ト長を変えても同様に実施できることは明白である。

以上の第１実施例では、子局の入力データが変化した場
合、子局が自らのイニシアティブでシリアル情報を送信
する例を示した。しかし、第２実施例として、親局が各
子局を順次スキャンする方式も実施可能である。

すなわち、第８図に示すように、例えばアドレスがＡ１
の子局で入力データに変化が生じて割込み要求があった
ときに、その直後に子局Ａ１が受信した受信信号が、例
えばアドレスがＡ５の受信信号であった場合、この受信
信号を無視してアドレス情報にこの子局のアドレスＡ１
を書き込み、データ情報に入力データＤ１を書き込むと
ともに、割込みビットを１”として送信することによっ
て、入力データＤ１を割込みで送信するようにすること
もできる。

さらに、第８図では、親局がこの割込み送信を受付ける
と、直ちにアドレス情報がＡ１でかつ割込みビットを”
１”としたシリアル情報を送信し、子局Ａ１はそのシリ
アル情報を受けて割込み要求をリセットさせる方式を探
っている。

この第２実施例における子局の構成は、基本的に第１実
施例において第１図で説明したものと同じである。ただ
し、子局のスキャンによってシリアル情報の送受信の交
通整理が行なわれるため、子局から送信している間に受
信信号ａが入力することはない。そのため、タイミング
制御回路２１の内部ｎ戊が簡単になるとともに直列並列
変換回路２４と第１の並列直列変換回路２５が必要でな
くなる点で異なる（図示は省略する）。

また、子局の送信時の動作は、第９図に示すように、＃
Ｈ実施例において第４図及ｖ＃＆３図で説明したものと
同様である。ただし、受信完了後、割込み送信を開始す
るタイミングＴ０は次の受信信号ａのスタートビットの
立上りである。

尚、この実施例におけるシリアル情報の７オーマツトは
、スタートビットと、３ビツトのアドレス情報と、４ビ
ツトのデータ情報と、割込みビットがこの順番に配列さ
れている。勿論、これは任意に設定すればよいことであ
る。

又、親局が子局からの割込み送信を受付けた後その確認
のために送信したシリアル情報は、第１０図に示すよう
に、子局で受信され、その割込みビットが”１″である
ことを検出して割込み要求がリセットされる。そのため
、子局においては、図示は省略するが、第１図の送受信
ユニット２３から割込みビットの出力をタイミング制御
回路２１に入力し、割込みビットが１″のとき、立上り
検出回路２０にリセット信号ｆを出力するように構成さ
れている。

一方、親局は、第１１図に示すように、第６図で説明し
たものと同様の受信部を備えるとともに、送信信号を出
力する並列直列変換回路３５が設けられ、マイクロプロ
セッサ３２のデータバスから出力８７７７回路３６を介
してアドレス情報とデータ情報に関するデータが入力さ
れている。又、マイクロプロセッサ３２から割込みリセ
ット信号が割込みビットに対応する端子に入力されてい
る。

この親局は、マイクロプロセッサ３２から並列直列変換
回路３５に入力されたアドレス情報とそのアドレス情報
で特定される子局に対するデータ情報との組み合わせデ
ータを、ＷＲ倍信号よってシリアル情報として送信する
という動作を、アドレスを順番に変化させて繰り返すよ
うに構成されている。こうして親局が子局をスキャンす
る。そして、子局から割込みのシリアル情報を受信する
と、第６図及び第７図で説明したように、直列並列変換
回路２９のデータＤ、〜Ｄ１をマイクロプロセッサ３２
に入力して子局に対する処理を行い、次のＷＲ倍信号送
信するときに、割込みのシリアル情報を送信した子局の
アドレス情報と割込みリセット信号を組み合わせたシリ
アル情報を送信する。

上記実施例では、割込み要求のリセットを、親局が割込
み情報を受付けた直後に、割込みリセット信号を含ませ
たシリアル情報を送信することによって行うようにした
ものを′示したが、親局による子局のスキャンを崩さず
に、割込み送信を行った子局に対して次にアクセスする
ときに割り込みリセット信号を送信するようにしてもよ
い。また、ｆｐＪ１実施例のように、子局が割込みのシ
リアル情報を送信した後自らリセットするようにしても
よい。

この実施例では、子局のスキャンによって交通整理して
いるので、各子局がら割込み伝送されるシリアル情報が
互いに衝突することはなく、１つのループ状伝送路６に
おいて多重割り込みが可能である。なお、割込みによっ
て無視されムアドレスの子局に対しては、最悪でも１ス
キャン遅れ以内にアクセスできるので、実際上の支障は
ない。

発明の効果 本発明のデータ伝送装置によれば、以上のように、シリ
アル情報の７オーマツトに割込み情報を有しているので
、子局から親局に割込みでデータを伝送する場合に、割
込み伝送であることを永して伝送することによって、親
局は子局がら戻ってきたシリアル情報の中から割込みの
シリアル情報を識別でき、その結果子局は割込みで伝送
すべきデータが生じた時に親局からのアクセスを待たず
に速やかに伝送することが可能となり、高速応答が可能
となる。

また、割込み伝送すべきデータが生じたときに、子局の
受信信号と干渉しない状態で又は干渉しなくなるのを待
っで直ちに送信するようにすることによって、送信時の
データの衝突を防止しながら可及的に速やかに割込みデ
ータを伝送できる。

また、子局から親局に割込みで伝送すべきデータが発生
したとき、子局に自らのイニシアティブで親局に対して
シリアル情報を伝送する手段を設けることによって、割
込みのシリアル情報を直ちに伝送することができる。

この場合、送信中に入力した受信信号を記憶する手段を
設けることよって、受信信号との干渉や受信漏れを発生
することはない。

また、親局からアドレス情報を順番に変えてシリアル情
報を伝送して子局をスキャンするとともに、子局におい
て割り込みで伝送すべきデータが発生すると、直後に受
信したシリアル情報を割込みのシリアル情報に変換して
親局に伝送することによって、直ちに割込みのシリアル
情報を伝送することができ、かつ子局の構成も簡単にな
るとともに、割込み伝送信号が衝突することがないため
、１つの伝送路で多重割込みが可能である。

さらに、子局に入力データの変化を検出する手段と、そ
の検出によって変化したデータを割込みで送信する手段
を設けることによって、子局の入力データが変化すると
割込み伝送で親局に伝えられ、子局に状態に速やかに対
処できる。

また、受信信号を受信中に入力データが変化した場合で
も送信を遅延させる手段を設けることによって信号同志
が干渉することはない。

【図面の簡単な説明】

第１図〜第７図は本発明に係るデータ伝送装置の第１実
施例を示し、第１図は子局の概略構成図、第２図は伝送
７オーマツトを示す図、第３図は子局においでシリアル
情報を割込みで送信する際の動作のタイミング図、第４
図は受信中に入力データが変化した場合における送信動
作のタイミング図、第５図は送信′中に受信信号が入力
した場合の動作のタイミング図、！＃６図は親局の受信
部の構成図、第７図は同受信部の動作のタイミング図、
第８図〜第１１図は本発明に係るデータ伝送装置の第２
実施例を示し、１８図は割込み伝送時の伝送信号の説明
図、第９図は送信動作のタイミング図、ｔｊＳ１０図は
割込み要求リセット動作のタイミング図、第１１図は親
局の構成図、第１２図〜第１５図は従来例を′示し、第
１２図はデータ伝送装置の全体構成図、第１３図は子局
の構成図、第１４図は伝送７オーマツトを示す図、第１
５図は割込み伝送時の伝送信号の説明図である。 ２０・・・・・・立上り検出回路、２１・・・・・・タ
イミング制御回路、２２・・・・・・選択スイッチ、２
３・・・・・・送受信ユニット、２４・・・・・・直列
並列変換面′路、２５・・・・・・第１の並列直列回路
、２６・・・・・・第２の並列直列変換回路、２７・・
・・・・ラッチ回路、２８・・・・・・アドレス設定ス
イッチ、２９・・・・・・直列並列変換回路、３０・・
・・・・受信制御回路、３１・・・・・・割込指令回路
、３２・・・・・・マイクロプロセッサ、３５・・・・
・・並列直列変換回路。 代理人の峙弁理士　中尾敏男　はか１名ｑフ 線 第　　１３　　　図

Claims (9)

【特許請求の範囲】
1. （１）１つの親局と、複数の子局と、これら親局と子局
   をループ状に接続する１本の伝送路とを備え、 親局と子局は、スタート情報、特定の子局を指定するア
   ドレス情報、データ情報、及び子局から親局への割込み
   伝送に関する割込み情報を含むフォーマットのシリアル
   情報を送受信して互いにデータを伝送する手段を有する ループ状伝送路を有するデータ伝送装置。
2. （２）子局は割込み伝送の要求があると、受信信号と干
   渉しない状態で又は干渉しなくなるまで待って直ちにシ
   リアル情報を送信する手段を有する 請求項１記載のループ状伝送路を有するデータ伝送装置
   。
3. （３）子局は、割込みで伝送すべきデータ情報を自らの
   アドレス情報と割込み情報を組合わせたシリアル情報と
   して親局へ送信する手段を有し、 親局は、受信したシリアル情報の中から子局から割込み
   で伝送されたシリアル情報を割込み情報によって識別し
   てそのデータ情報を受付ける手段を有する 請求項１記載のループ状伝送路を有するデータ伝送装置
   。
4. （４）子局は、外部から並列入力されている入力データ
   に変化が生じた時にこれを検出する手段と、 変化した入力データを割込みで伝送すべきデータ情報と
   し、これを自らのアドレス情報と割込み情報を組合わせ
   たシリアル情報として親局へ送信する手段を有する 請求項３記載のループ状伝送路を有するデータ伝送装置
   。
5. （５）子局は、親局へシリアル情報を送信中に受信信号
   が入力された時、受信信号を一旦記憶しておく手段を有
   する 請求項３又は４記載のループ状伝送路を有するデータ伝
   送装置。
6. （６）子局は、受信信号を受信中に、外部から並列入力
   されている入力データに変化が生じた時、親局へのシリ
   アル情報の送信を前記受信信号の受信が完了するまで遅
   延させる手段を有する 請求項４又は５記載のループ状伝送路を有するデータ伝
   送装置。
7. （７）親局は、アドレス情報を順番に変化させてそれぞ
   れのシリアル情報を連続的に送信する手段を有し、 子局は、割込みで伝送すべきデータが発生した時、その
   直後に受信したシリアル情報のアドレス情報を自らのア
   ドレスに変更するとともに、データ情報を割込みで伝送
   すべきデータに変更し、割込み情報を組合わせてシリア
   ル情報として親局へ送信する手段を有する 請求項１記載のループ状伝送路を有するデータ伝送装置
   。
8. （８）子局は、外部から並列入力されている入力データ
   に変化が生じた時にこれを検出する手段と、 変化した入力データを割込みで伝送すべきデータ情報と
   して送信する手段を有する 請求項７記載のループ状伝送路を有するデータ伝送装置
   。
9. （９）子局は、受信信号を受信中に、割込みで伝送すべ
   きデータが発生した時、親局へのシリアル情報の送信を
   前記受信信号の受信が完了するまで遅延させる手段を有
   する 請求項７又は８記載のループ状伝送路を有するデータ伝
   送装置。