JPH06296292A

JPH06296292A - 省配線伝送装置

Info

Publication number: JPH06296292A
Application number: JP8286193A
Authority: JP
Inventors: Yoshibumi Hara; 義文原; Hajime Kawano; 肇川野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-04-09
Filing date: 1993-04-09
Publication date: 1994-10-21

Abstract

(57)【要約】【目的】ノイズに強い省配線伝送装置を提供する。【構成】繰り返し送信されてくる複数の受信局宛のシ
リアル信号のデータ部の内容から、アドレス一致検出手
段１０が一致信号を出力している時に送信されてくるそ
の受信局宛のデータ部の内容を、繰り返し送信されてく
る都度繰り返し受信し、受信の都度、受信した各データ
部の各ビット別に、受信順に記憶する複数のラッチ回路
１２ａ〜１２ｄと、複数のラッチ回路１２ａ〜１２ｄが
夫々受信順に記憶した内容が夫々同一か否かを判定する
連続一致判別手段１７〜１７ｇと、連続一致判別手段１
７〜１７ｇが一致信号を発信している時に複数のラッチ
回路１２ａ〜１２ｄが出力する内容を記憶し記憶した内
容を受信した信号のデータ部として必要時に出力する出
力ラッチ回路とを有する複数の受信局を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、発信局が、パラレル信
号をシリアル信号に変換して１回線で受信局に伝送し、
受信局が、受信したシリアル信号をパラレル信号に変換
する省配線伝送装置に関し、特に、耐ノイズ性を向上し
た省配線伝送装置に関するものである。

【０００２】

【従来の技術】近年、産業用の組立、加工自動装置の機
能が高度化し、使用されるセンサやアクチュエータの数
が１００点を越えるものがある。又、産業用ロボット等
のように、可動部分がある設備が増加し、ロボットの手
首には多数のセンサやアクチュエータが取付けられてい
る。この場合には、可動部分への配線が多くなり、ロボ
ットの動作の邪魔になったり、断線のトラブルが増加し
ている。最近になって、機械部と制御部間の配線を減少
させるために、機械設備内の適当な位置にリモートＩ／
Ｏと呼ばれる複数の制御ユニットを配置し、制御装置本
体から機械設備の各センサやアクチュエータに複数の回
路で送られていたパラレル信号を、シリアル信号に変換
して１回線で複数の前記リモートＩ／Ｏへ伝送し、前記
リモートＩ／Ｏで、シリアル信号を再びパラレル信号に
変換し、各センサやアクチュエータに伝えることによっ
て省配線する省配線伝送装置が使用されている。

【０００３】従来例のリモートＩ／Ｏシステムは、特願
昭６２−３０２２２９号等に紹介されている。以下、従
来例のリモートＩ／Ｏシステムを図１２〜図１４に基づ
いて説明する。

【０００４】図１２において、親局１には、各種センサ
等の所定の発信源からパラレル入力データが入力し、親
局１は、このパラレル入力データをシリアル信号に変換
し、同軸ケーブルや光ファイバ等の１回線２を介して、
いもづる状に接続され、夫々のアドレスを持つた子局
３、３ａ、３ｂに伝送している。４、４ａ〜４ｈは電磁
バルブ等のアクチュエータである。

【０００５】図１３は、シリアル信号を構成する各信号
のフォーマットで、各子局がシリアル信号の各信号の先
頭ビットを検知するためのスタート信号であるスタート
ビットと、特定子局を指定するアドレス部と、各信号の
データ部と、信号の伝送エラーを検出するためのパリテ
ィチェックビットとからなる。前記所定の発信源からの
パラレル入力データはこのフォーマットに基づいてパル
ス列に変換されて、シリアル信号になる。

【０００６】図１４は、子局の構成を示すブロック図で
ある。受信端子５に親局１からのシリアル信号ＲＣＶが
入力する。シリアル信号ＲＣＶは、バッファ回路６を介
して、シリアル信号ＲＣＶをパラレル信号に変換するシ
フトレジスタ７と、前記パリティビットによって受信し
たアドレスとデータとをパリティチェックしエラーがあ
ればエラー信号ＥＲＲを出力する伝送エラー検出回路８
と、前記スタートビットによって起動し、シフトパルス
ＳＦＴ等の制御タイミング信号を発信するタイミング制
御回路９とに伝わる。アドレス一致検出回路１０が、シ
リアル信号ＲＣＶの各信号のアドレス部と自局のアドレ
スとを比較し、アドレスが一致する時に、アドレス一致
信号ＡＥＱを発信する。アドレス設定スイッチ１１は、
子局自身のアドレスを４ビットで設定する。ラッチ回路
１２は、前記アドレス一致信号ＡＥＱが発信している時
に、シフトレジスタ７からのシリアル信号ＲＣＶのデー
タ部を記憶する。出力インターフェイス１３は、ラッチ
回路１２から各種アクチュエータへの信号のパワーを変
換する。ＡＮＤ回路１４は、前記のエラー信号ＥＲＲが
無く、アドレス一致信号ＡＥＱがある場合に、前記ラッ
チ回路１２がシフトレジスタ７からのシリアル信号ＲＣ
Ｖのデータ部を記憶するラッチ信号ＬＣＨを、前記ラッ
チ回路１２に出力する。１５はインバータ回路である。

【０００７】上記の動作によって、子局３は、親局１か
らのシリアル信号を受信するたびに、その中のデータ部
の内容を出力インターフェイス１３に出力する。そし
て、受信したシリアル信号に伝送エラーがあればエラー
信号ＥＲＲが出るために、ラッチ回路１２へのラッチ信
号ＬＣＨが出ないので、データは記憶されることが無
く、誤動作を防止できる。

【０００８】

【発明が解決しようとする課題】しかし、上記の従来例
の構成では、パラレル信号をシリアル信号に変換するこ
とによって、多数の回線でのパラレル信号の伝送をシリ
アル信号の１回線での伝送に省配線しているが、この１
回線が設置されている場所に、電磁ノイズ源や静電気ノ
イズ源が多数ある場合には、前記のシリアル信号にノイ
ズが重畳するので、ノイズによる誤伝送が発生する。こ
の場合、伝送速度が比較的遅い場合には、例えば、数拾
Ｋビットまでであれば、信号からノイズを分離できるの
で、従来例の省配線伝送装置で問題はないが、伝送速度
が速くなると、例えば、数Ｍビット以上になると、信号
からノイズを分離できなくなるので、パリティビットに
よる伝送エラーチェックに引っ掛からない贋の信号がノ
イズによって受信端子５に現れることがある。この場
合、従来例の省配線伝送装置では、エラー信号ＥＲＲが
出ないので、誤ったデータがラッチ回路１２にセットさ
れる。その結果、アクチュエータに誤った信号が伝送さ
れ、アクチュエータが誤ったＯＮ又はＯＦＦをするの
で、ロボット等の生産設備の異常停止や可動部分の衝突
等のトラブルが発生するという問題点がある。

【０００９】本願第１発明は、上記の問題点を解決し、
数拾Ｍビット程度までの高速でデータを伝送しても、ノ
イズによる誤った信号伝送を防止できる省配線伝送装置
を提供することを課題としている。

【００１０】又、最近、前記したように、機械部と制御
部間の配線を減少させるために、機械設備内の適当な位
置にリモートＩ／Ｏと呼ばれる複数の制御ユニットを配
置し、制御装置本体から機械設備の各センサやアクチュ
エータに複数の回路で送られていたパラレル信号を、シ
リアル信号に変換して１回線で複数の前記リモートＩ／
Ｏへ伝送し、前記リモートＩ／Ｏで、シリアル信号を再
びパラレル信号に変換し、各センサやアクチュエータに
伝えることによって省配線する省配線伝送装置が使用さ
れているが、従来例の省配線伝送装置では、各回線を、
親局から子局への一方向伝送にしか使用できないので、
前記リモートＩ／Ｏを複数取付けた場合、各リモートＩ
／Ｏからの回線が夫々別個に必要なので、複数本の回線
を敷設することになり、省配線の効果がなくなるという
問題点がある。

【００１１】本願第２発明は、上記２つの問題点を解決
し、１回線で複数の双方向伝送を可能にし、複数のリモ
ートＩ／Ｏを１本の回線で使用できる省配線伝送装置を
提供することを課題としている。

【００１２】

【課題を解決するための手段】本願第１発明は、上記の
課題を解決するために、パラレル信号をシリアル信号に
変換して１回線で伝送する省配線伝送装置において、各
受信局向けにパラレルに存在する信号からなるパラレル
信号を、それらの各受信局向けデータ部にスタート信号
と特定の受信局を指定するアドレス部とを付けてシリア
ル化したシリアル信号に変換する信号変換手段と、前記
シリアル信号を繰り返し前記１回線に送信するサイクリ
ック送信手段とを有する発信局と、前記１回線から受信
した前記シリアル信号のアドレス部と受信した受信局の
アドレスとが一致するか否かを検出するアドレス一致検
出手段と、繰り返し送信されてくる複数の受信局宛のシ
リアル信号のデータ部の内容から、前記アドレス一致検
出手段が一致信号を出力している時に送信されてくるそ
の受信局宛のデータ部の内容を、繰り返し送信されてく
る都度繰り返し受信し、受信の都度、受信した各データ
部の各ビット別に、受信順に記憶する複数のラッチ回路
と、前記複数のラッチ回路が夫々受信順に記憶した内容
が夫々同一か否かを判定する連続一致判別手段と、前記
連続一致判別手段が一致信号を発信している時に前記複
数のラッチ回路が出力する内容を記憶し記憶した内容を
受信した信号のデータ部として必要時に出力する出力ラ
ッチ回路とを有する複数の受信局とを備えることを特徴
とする。

【００１３】又、本願第１発明において、発信局が発信
するシリアル信号は、受信局の各アドレス毎にデータ部
の伝送誤りを検出する検出信号部を付加して有し、受信
局は、受信したシリアル信号の前記検出信号部によって
受信したシリアル信号のデータ部の伝送誤りを検出する
伝送エラー検出手段を付加して有することが好適であ
る。

【００１４】本願第２発明は、上記の課題を解決するた
めに、複数の発信局がパラレルに入力してきた各信号
を、スタート信号とアドレス部とデータ部とを有する複
数の信号からなるシリアル信号に変換して１回線で複数
の受信局に伝送する省配線伝送装置において、前記複数
の発信局が前記シリアル信号の各データ部を繰り返し発
信するタイミングを指定するタイミング指定信号にスタ
ート信号と特定の発信局を指定するアドレス部とを付け
てシリアル化したタイミング指定シリアル信号を繰り返
し前記１回線に発信するタイミング発信手段を有する通
信制御局と、所定の発信源からパラレルに入力してくる
各受信局向け信号のデータ部にスタート信号と特定の受
信局を指定するアドレス部とを付けてシリアル化したシ
リアル信号に変換する信号変換手段と、前記通信制御局
からのタイミング指定シリアル信号を受け、タイミング
指定シリアル信号のアドレス部と自局のアドレスとが一
致するか否かを判断する第１アドレス一致検出手段と、
前記第１アドレス一致検出手段が一致信号を発信してい
る時に、前記タイミング指定シリアル信号のタイミング
指定信号のタイミングに同期して前記シリアル信号を繰
り返し前記１回線に送信するサイクリック送信手段とを
有する複数の発信局と、前記１回線から受信した前記シ
リアル信号のアドレス部と受信した受信局のアドレスと
が一致するか否かを検出する第２アドレス一致検出手段
と、繰り返し送信されてくる複数の受信局宛のシリアル
信号のデータ部の内容から、前記第２アドレス一致検出
手段が一致信号を出力している時に送信されてくるその
受信局宛のデータ部の内容を、繰り返し送信されてくる
都度繰り返し受信し、受信の都度、受信した各データ部
の各ビット別に、受信順に記憶する複数のラッチ回路
と、前記複数のラッチ回路が夫々受信順に記憶した内容
が夫々同一か否かを判定する連続一致判別手段と、前記
連続一致判別手段が一致信号を発信している時に前記複
数のラッチ回路が出力する内容を記憶し記憶した内容を
受信した信号のデータ部として必要時に出力する出力ラ
ッチ回路とを有する複数の受信局とを備えることを特徴
とする。

【００１５】

【作用】本願第１発明の省配線伝送装置は、自動制御さ
れる生産設備において、各種センサから、所定のアクチ
ュエータ向けに、パラレルに出力されてくるパラレル信
号を発信局に集めてシリアル化し、省配線のために１回
線に出力し、この１回線に接続されている複数の受信局
に伝送し、これらの複数の受信局が、受信したシリアル
信号をパラレル信号に戻して、各アクチュエータに出力
する伝送に使用される。

【００１６】そして、本願第１発明は、発信局が、パラ
レル信号から変換したシリアル信号を繰り返し送信し、
受信局が、繰り返し送信されてきたシリアル信号から、
自己アドレスのデータを前記繰り返し送信されてくる毎
に記憶し、繰り返し送信されてきた同一データが全て一
致した場合にのみそのデータを使用することによって、
ノイズによる信号の誤りを防止している。この場合、ノ
イズが原因でデータに誤りが発生しても、ノイズによっ
て連続して同一の誤りが起こる確率は極めて稀なので、
ノイズによるデータの誤りを充分に防止できる。従来技
術では数十Ｋビットが効果がある上限であるが、本発明
の効果は、数十Ｍビット程度の高速伝送においても、ノ
イズによる信号の誤りを防止できるものである。

【００１７】このために、本願第１発明は、発信局が、
パラレル信号をそれらの各受信局向けデータ部にスター
ト信号と特定の受信局を指定するアドレス部とを付けて
シリアル化したシリアル信号に変換する信号変換手段
と、前記シリアル信号を繰り返し１回線に送信するサイ
クリック送信手段とを有し、発信局から、前記シリアル
信号が、複数の受信局が接続されている１回線に、送信
される。

【００１８】受信局では、アドレス一致検出手段が、受
信したシリアル信号から、自局あてのアドレスを検出
し、自局宛のデータを受信している時間帯を示す信号を
出し、複数のラッチ回路が、前記受信している時間帯を
示す信号が出力されている時間帯に繰り返し送信されて
くるデータ部の内容を、受信の都度、受信した各データ
部の各ビット別に、受信順に記憶し、連続一致判別手段
が、前記複数のラッチ回路が夫々受信順に記憶した内容
が夫々同一か否かを判定し、出力ラッチ回路が、前記連
続一致判別手段が一致信号を発信している時に前記複数
のラッチ回路が出力する内容を記憶し記憶した内容を、
受信した信号のデータ部として必要時に出力する。

【００１９】又、本願第１発明において、発信局が発信
するシリアル信号に、受信局の各アドレス毎にデータ部
の伝送誤りを検出する検出信号部を付加し、受信局に、
受信したシリアル信号を、前記検出信号部によって、伝
送誤りを検出する伝送エラー検出手段を追加して、伝送
誤りを検出するようにすると、前記の連続一致判別によ
る伝送誤り防止効果をさらに向上できる。

【００２０】本願第２発明の省配線伝送装置は、自動制
御される生産設備において、生産設備が大規模で、各種
センサやアクチュエータの数が非常に多くなり、各種セ
ンサからのデータを一つの発信局に集めるとそのための
配線が複雑になりすぎるので、発信局を複数に分けて分
散配置し、これら複数の発信局からのシリアル信号の発
信を時間制御して、すべての信号を１回線で、複数の受
信局に伝送し、これらの複数の受信局で、受信したシリ
アル信号をパラレル信号に変換して、各アクチュエータ
に伝送することによって、１回線に省配線する際に使用
される。

【００２１】そして、本願第２発明は、通信制御局が、
複数の発信局がシリアル信号を発信するタイミングを指
定するタイミング指定シリアル信号を１回線に発信し、
発信局が、パラレル信号から変換したシリアル信号を、
前記タイミング指定信号に基づいて繰り返し送信し、受
信局が、繰り返し送信されてきたシリアル信号から、自
己アドレスのデータを前記繰り返し送信されてくる毎に
記憶し、繰り返し送信されてきた同一データが全て一致
した場合にのみそのデータを使用することによって、ノ
イズによる信号の誤りを防止している。この場合、ノイ
ズが原因でデータに誤りが発生しても、ノイズによって
連続して同一の誤りが起こる確率は極めて稀なので、ノ
イズによるデータの誤りを充分に防止でき、従来技術で
は、時間制御がない一方向伝送なので、複数の発信局か
らの発信には、複数の回線が必要であるのに対して、本
願第２発明では、複数の発信局からの発信を時間制御し
て１回線に省配線して伝送できる。

【００２２】このために、本願第２発明は、通信制御局
が、タイミング発信手段を有して、複数の発信局がシリ
アル信号のデータ部を繰り返し発信するタイミングを指
定するタイミング指定信号にスタート信号と特定の受信
局を指定するアドレス部とを付けてシリアル化したタイ
ミング指定シリアル信号を繰り返し１回線に発信する。

【００２３】複数の発信局では、信号変換手段が、所定
の発信源からパラレルに入力してくる各受信局向け信号
のデータ部にスタート信号と特定の受信局を指定するア
ドレス部とを付けてシリアル化したシリアル信号に変換
し、第１アドレス一致検出手段が、前記通信制御局から
のタイミング指定シリアル信号を受け、タイミング指定
シリアル信号のアドレス部と自局のアドレスとが一致す
るか否かを判断し、サイクリック送信手段が、前記第１
アドレス一致検出手段が一致信号を発信している時に、
前記タイミング指定シリアル信号のタイミング指定信号
のタイミングに同期して前記シリアル信号を繰り返し前
記１回線に送信する。

【００２４】複数の受信局では、第２アドレス一致検出
手段が、前記１回線から受信した前記シリアル信号のア
ドレス部と受信した受信局のアドレスとが一致するか否
かを検出し、複数のラッチ回路が、繰り返し送信されて
くる複数の受信局宛のシリアル信号のデータ部の内容か
ら、前記第２アドレス一致検出手段が一致信号を出力し
ている時に送信されてくるその受信局宛のデータ部の内
容を、繰り返し送信されてくる都度繰り返し受信し、受
信の都度、受信した各データ部の各ビット別に、受信順
に記憶し、連続一致判別手段が、前記複数のラッチ回路
が夫々受信順に記憶した内容が夫々同一か否かを判定
し、出力ラッチ回路が、前記連続一致判別手段が一致信
号を発信している時に前記複数のラッチ回路が出力する
内容を記憶し記憶した内容を、受信した信号のデータ部
として必要時に出力する。

【００２５】

【実施例】本発明の一実施例を図１２及び図１〜図４に
基づいて説明する。

【００２６】図１２は本実施例全体の構成を示すブロッ
ク図で、発信局１には、各種センサ等の所定の発信源か
らパラレル入力データが入力し、発信局１は、図示して
いないが、信号変換手段が、前記パラレル入力データの
データ部に、図２に示すように、シリアル信号の各信号
の先頭ビットを検知するためのスタート信号であるスタ
ートビットと、特定子局を指定するアドレス部と付加し
たフォーマットに基づくシリアル信号に変換し、サイク
リック送信手段が、前記シリアル信号を、同軸ケーブル
や光ファイバ等の１本の回線２を介して、いもづる状に
接続され、夫々のアドレスを持つた受信局３、３ａ、３
ｂに伝送している。４、４ａ〜４ｈは電磁バルブ等のア
クチュエータである。

【００２７】図１は、図１２の受信局の構成を示すブロ
ック図で、受信端子５が、図１２に示す発信局から伝送
されてくる図２のフォーマットに基づくシリアル信号を
受信し、このシリアル信号を受信バッファ回路６を介し
て１２ビットのシフトレジスタ７と、タイミング制御回
路Ａ１６に伝える。シフトレジスタ７は、受信したシリ
アル信号をパラレル信号に変換し、変換したパラレル信
号を、タイミング制御回路Ａ１６が発信するシフトパル
スＳＦＴ等の制御タイミングに基づいて、信号Ａ０〜Ａ
３をアドレス一致検出回路１０に、信号Ｓ０〜Ｓ７を８
ビットのラッチ回路１２ａ〜１２ｄに伝える。アドレス
一致検出回路１０は、受信局自身のアドレスを４ビット
で設定しているアドレス設定スイッチ１１の設定アドレ
スと、受信したシリアル信号のアドレス部とが一致する
か否かを検出し、一致するアドレス部が来ている期間だ
け一致信号ＡＥＱを出力する。ラッチ回路１２ａ〜１２
ｄは、繰り返し送信されてくる複数の受信局宛のシリア
ル信号のデータ部の内容から、前記アドレス一致検出手
段が一致信号を出力している時に送信されてくるその受
信局宛のデータ部の内容を、繰り返し送信されてくる都
度繰り返し受信し、受信の都度、受信した各データ部の
各ビット別に、受信順に記憶し、記憶した信号Ｄ０〜Ｄ
３１を連続一致判別ラッチ回路１７〜１７ｇに伝える。
連続一致判別ラッチ回路１７〜１７ｇは、前記ラッチ回
路１２ａ〜１２ｄが夫々受信順に記憶した内容が夫々同
一か否かを判定する。そして、図示していないが、連続
一致判別ラッチ回路１７〜１７ｇの内部に、前記連続一
致判別ラッチ回路１７〜１７ｇが一致信号を発信してい
る時に前記ラッチ回路１２ａ〜１２ｄが出力する内容を
記憶し記憶した内容を受信した信号のデータ部Ｑ１〜Ｑ
７として必要時に出力する出力ラッチ回路を有する。２
入力ＡＮＤ回路１９は、タイミング制御回路Ａ１６から
のタイミング信号Ｔ₁とアドレス一致検出回路１０から
の一致信号ＡＥＱとに基づいて信号ＣＰをラッチ選択用
カウンタ１８に伝える。ラッチ選択用カウンタ１８は、
３入力ＡＮＤ回路１４ａ〜１４ｄに対して信号Ｃ０〜Ｃ
３を伝える。３入力ＡＮＤ回路１４ａ〜１４ｄは、アド
レス一致検出回路１０からの一致信号ＡＥＱとラッチ選
択用カウンタ１８からの信号Ｃ０〜Ｃ３とタイミング制
御回路Ａ１６からの信号Ｔ₂とに基づいて信号Ｌ０〜Ｌ
３をラッチ回路１２ａ〜１２ｄに伝える。

【００２８】図３は、図１の連続一致判別ラッチ回路１
７〜１７ｇの詳細を示すブロック図である。ＥＸ−ＯＲ
回路２０ａ、２０ｂ、２０ｃと、インバータ１５ａ、１
５ｂ、１５ｃと、３入力ＡＮＤ回路１４ｆと、２入力Ａ
ＮＤ回路１９ａと、フリップフロップ回路２１からなる
集積回路である。本回路は、入力信号Ｄ０、Ｄ８、Ｄ１
６、Ｄ０２４が全て同じ内容であるときのみ、ＥＸ−Ｏ
Ｒ回路２０ａ、２０ｂ、２０ｃと３入力ＡＮＤ回路１４
ｆとの作用によって信号ＥＯがＯＮ（Ｈレベル）にな
り、タイミング信号Ｔ₃によって信号Ｄがフリップフロ
ップ回路２１に記憶され、必要なときに信号Ｑ０となっ
て出力される。

【００２９】図４は、図１のラッチ選択用カウンタ１８
の詳細を示すブロック図である。２２は、４ビットカウ
ンタ回路ＩＣで２ビット分を使用している。１５ｄ、１
５ｅはインバータ、１９ｂ〜１９ｅは２入力ＡＮＤ回路
である。信号ＣＰの立ち上がりでカウントアップされ、
２入力ＡＮＤ回路１９ｂ〜１９ｅの出力Ｃ０〜Ｃ３は、
Ｃ０から順に１ずつ出力する。

【００３０】図５は、図１の実施例に、伝送エラー検出
回路８と、インバータ１５と、ＡＮＤ回路１９ｆとを付
加している。この場合には、使用するシリアル信号の図
２のフォーマットに、信号の伝送エラーを検出するため
のパリティビットを追加して、従来例の図１３のフォー
マットと同じものを使用する。

【００３１】図６は、図１、図５の動作のタイミングを
示すタイミング図である。

【００３２】以下に、図１の内容を含む、図５に示す実
施例の動作を説明する。

【００３３】シリアル信号を、図６に示すＲＣＶ信号の
ように、「０１０１０００１０１１０１」とする。

【００３４】受信局がＲＣＶ信号を受信すると、タイミ
ング制御回路Ａ１６が、ＲＣＶ信号のスタートビットの
立ち上がりを検出して、シリアル信号と同期したシフト
パルス信号ＳＦＴを１４個発信し、続いて、ラッチ選択
用カウンタ１８のカウントアップのタイミング信号Ｔ１
と、ラッチ回路１２ａ〜１２ｄのセットタイミング信号
Ｔ２及び連続一致判別ラッチ回路１７、１７ａ〜１７ｇ
のタイミング信号ＲＳＮを発信する。

【００３５】伝送エラー検出回路８が、受信したシリア
ル信号ＲＣＶのパリティチェックビットによってパリテ
ィエラーの有無を検査する。パリティエラーが発見され
ると、エラー信号ＥＲＲを発信する。１４番目のシフト
パルス信号ＳＦＴがくると、シフトレジスタ７には、
「０１０１０００１０１１０」がセットされる。アドレ
ス設定スイッチ１１には、「０１０１」が設定され、ア
ドレス一致検出回路１０の入力にはシフトレジスタ７の
Ａ３〜Ａ０の内容「０１０１」が入力されており、一致
信号ＡＥＱがＯＮ（Ｈレベル）になる。

【００３６】パリティエラーがないと、エラー信号ＥＲ
ＲはＯＦＦ（Ｌレベル）であるから、２入力ＡＮＤ回路
１９ｆの出力信号ＩＢがＯＮ（Ｈレベル）となるので、
前記ラッチ選択用カウンタ１８のカウントアップパルス
ＣＰとラッチ回路１２ａ〜１２ｄのラッチパルス信号Ｌ
０〜Ｌ３のいずれか一つが出力される。図６では、ラッ
チ選択用カウンタ１８の出力Ｃ０がＯＮの状態からＯＦ
Ｆ、Ｃ１がＯＦＦの状態からＯＮの状態に変化する場合
を示しており、信号Ｌ１のみが出力される。これによっ
て、ラッチ回路１２ｂに前記シフトレジスタ７のＳ０〜
Ｓ７の内容「０００１０１１０」がセットされる。

【００３７】このようにして、４つのラッチ回路１２ａ
〜１２ｄには、シリアル信号ＲＣＶを受信する度に、順
次シリアル信号ＲＣＶのデータ部の内容が記憶される。
これら４つのラッチ回路１２ａ〜１２ｄの出力の最上位
ビットから最下位ビットまでの夫々を８つの連続一致判
別ラッチ回路１７ａ〜１７ｇの入力とする。

【００３８】前述のように、連続一致判別ラッチ回路１
７ａ〜１７ｇは、信号Ｔ３のタイミングにおいて、４回
分の入力が全て同一内容か否かを判別し、全て同一であ
るときに、内部にある出力ラッチ回路にその内容をセッ
トし、そうでないときには、以前の内容を保持する。

【００３９】上記のようにして、本実施例では、受信局
は、繰り返し送信されてくるシリアル信号から、自局宛
のデータ部を選択して、その都度受信し、受信の都度記
憶し、４回受信したデータ部の内容が全て同一であると
きに、そのデータ部の内容を正しいデータとして取り扱
うので、伝送路にノイズが重畳しても、ノイズによる誤
った信号が取り扱われる確率は極めて稀になる。従来技
術では数十Ｋビットが効果がある上限であるが、本発明
の効果は、数十Ｍビット程度の高速伝送においても、ノ
イズによる信号の誤りを防止できるものである。

【００４０】本発明の他の実施例を図２、図７〜図１１
に基づいて説明する。

【００４１】図７は、本実施例の全体を示すブロック図
である。通信制御局２３が、各発信局の発信のタイミン
グを制御するために、発信局がシリアル信号の各データ
部を繰り返し発信するタイミングを指定するタイミング
指定信号にスタート信号と特定の発信局を指定するアド
レス部とを付けてシリアル化したタイミング指定シリア
ル信号を繰り返し送信端子２５から発信する。

【００４２】発信局２４、２４ａが、自動制御される生
産設備に設けられているセンサ等からパラレルに入力さ
れる入力データ＃１、＃２を夫々図２に示すフォーマッ
トで、データ部にスタートビットとアドレス部とを付加
したシリアル信号を、前期タイミング指定シリアル信号
に基づくタイミングで送受信端子２６、２６ａから発信
する。

【００４３】受信局３、３ａは、第１発明と同じ受信局
で、発信局２４、２４ａから受信端子５、５ａを介して
受信したシリアル信号をパラレル信号に戻して出力デー
タ＃１、＃２として、前記生産設備のアクチュエータに
出力する。

【００４４】図８は、図７の通信制御局２３の詳細を示
すブロック図、図９は、そのタイミング図である。

【００４５】図８において、図７に示す通信制御局は、
タイミング発生回路２７と、並列入力直列出力型の５ビ
ットのシフトレジスタ２８と、４ビットの２進カウンタ
２９と、信号ＧＡによって出力インピーダンスを無限大
にすることが可能な送信出力バッフア回路３０とを有す
る。

【００４６】この動作を説明すると、タイミング発生回
路２７から、２進カウンタ２９のカウントアップパルス
ＣＬＫを出力する。これによって、２進カウンタ２９の
内容が一つアップする。次に、信号ＧＡをＯＮし、送信
出力バッファ３０を開く。更に、シフトレジスタ２８へ
のシフトパルスＳＦＴＡを５つ出力する。これらによっ
て、シフトレジスタ２８からスタートビットとアドレス
の４ビットが出力される。

【００４７】２進カウンタ２９の出力はシフトレジスタ
２８の並列入力になっているので、アドレスＡ３〜Ａ０
の内容が順次一つずつ増えてゆく。送信出力バッファ３
０の出力は、信号ＳＮＡとして、図７に示す回線２に出
力される。第６番目のシフトパルスを出すタイミング
で、前記信号ＧＡをＯＦＦする。送信出力バッファ３０
が無限大になり、次の信号ＣＬＫが出るまでの間、送信
端子２５は電気的に回線２から切り離される。

【００４８】図１０は、図７の発信局２４、２４ａの詳
細を示すブロック図、図１１は図１０のタイミング図で
ある。発信局は、図１に示す実施例の発信局と少し異な
り、タイミング制御回路３１と、直列入力並列出力型の
４ビットのシフトレジスタ３２と、並列入力直列出力型
の８ビットのシフトレジスタ３３と、送信出力バッファ
３０ａと、受信バッファ６ａと、アドレス一致検出回路
１０と、発信局アドレス設定スイッチ１１ａと、２入力
ＡＮＤ回路１９ｇ、１９ｈとを有する。

【００４９】３４は入力データで、このデータがシリア
ル信号に変換され、送受信端子２６に出力される。本実
施例では、データは、「１０００１０１１」で、アドレ
スは、「０１００」である。

【００５０】以下に、本実施例の動作を図７〜図１１に
基づいて説明する。

【００５１】通信制御局から送信された信号ＳＮＡが、
発信局２４、２４ａの送受信端子２６、２６ａに受信さ
れる。タイミング制御回路３１が信号ＳＮＡのスタート
ビットを受信すると、その立ち上がりを検出して、５つ
のシフトパルスＳＦＴＢを出力し、続いて、シフトレジ
スタ３３に８ビットの並列入力データをセットするため
のロードパルス信号Ｔ４を出力し、ゲート信号ＧＢを８
ビット分の時間ＯＮする。又その間に、８つのシフトパ
ルスＳＦＴＣを出力する。

【００５２】シフトレジスタ３３にはシフトパルスＳＦ
ＴＢの最後のパルスが出た時点で、受信した信号ＳＮＡ
のアドレス「０１００」がセットされる。これが、設定
アドレスと一致するので、アドレス一致検出回路１０の
信号ＡＥＱがＯＮする。

【００５３】信号Ｔ４のタイミングで、ロード信号パル
スＳＬＤが出力され、シフトレジスタ３３に入力データ
「１０００１０１１」がセットされる。そして、そのデ
ータは、シフトパルスＳＦＴＣが出る毎にシリアル信号
ＳＤとして出力される。又、信号ＡＥＱがＯＮしている
ので、信号ＧＢＩがＯＮする。これによって、送信出力
バッファ３０が開かれるので、送受信端子２６、２６ａ
からシリアル信号ＳＤが出力される。

【００５４】尚、送受信端子２６の信号波形は信号ＳＤ
と信号ＳＮＡとが合成されて、図１１の信号ＲＣＶのよ
うになる。

【００５５】このようにして作られたシリアル信号は、
図１の構成の受信局で受信できる。

【００５６】上記の構成によって、図７に示すように、
１回線２で、複数の発信局から複数の受信局へのシリア
ル信号をノイズによる伝送の誤りが発生しないようにな
り、従来技術では数十Ｋビットが効果がある上限である
が、本発明の効果は、数十Ｍビット程度の高速伝送にお
いても、ノイズによる信号の誤りを防止できるものであ
る。

【００５７】

【発明の効果】本願第１発明の省配線伝送装置は、自動
制御される生産設備において、各種センサから、所定の
アクチュエータ向けに、パラレルに出力されてくるパラ
レル信号を発信局に集めてシリアル化し、省配線のため
に１回線に出力し、この１回線に接続されている複数の
受信局に伝送し、これらの複数の受信局が、受信したシ
リアル信号をパラレル信号に戻して、各アクチュエータ
に出力するに際して、発信局が、パラレル信号から変換
したシリアル信号を繰り返し送信し、受信局が、繰り返
し送信されてきたシリアル信号から、自己アドレスのデ
ータを前記繰り返し送信されてくる毎に記憶し、繰り返
し送信されてきた同一データが全て一致した場合にのみ
そのデータを使用することによって、ノイズによる信号
の誤りを防止している。従って、ノイズが原因でデータ
に誤りが発生しても、ノイズによって連続して同一の誤
りが起こる確率は極めて稀なので、ノイズによるデータ
の誤りを充分に防止できる。特に、従来のノイズ防止装
置では、数十Ｋビットがノイズ防止効果の上限であった
が、本発明では数十Ｍビットまでノイズ防止効果がある
という効果を奏する。

【００５８】本願第２発明の省配線伝送装置は、第１発
明の効果に加えて、自動制御される生産設備において、
生産設備が大規模で、各種センサやアクチュエータの数
が非常に多くなり、各種センサからのデータを一つの発
信局に集めるとそのための配線が複雑になりすぎるの
で、発信局を複数に分けて分散配置し、これら複数の発
信局からのシリアル信号の発信を時間制御して、すべて
の信号を１回線で、複数の受信局に伝送し、これらの複
数の受信局で、受信したシリアル信号をパラレル信号に
変換して、各アクチュエータに伝送することによって、
１回線に省配線する際に使用した場合に、通信制御局
が、複数の発信局がシリアル信号を発信するタイミング
を指定するタイミング指定シリアル信号を１回線に発信
し、発信局が、パラレル信号から変換したシリアル信号
を、前記タイミング指定信号に基づいて繰り返し送信
し、受信局が、繰り返し送信されてきたシリアル信号か
ら、自己アドレスのデータを前記繰り返し送信されてく
る毎に記憶し、繰り返し送信されてきた同一データが全
て一致した場合にのみそのデータを使用することによっ
て、ノイズによる信号の誤りを防止している。この場
合、ノイズが原因でデータに誤りが発生しても、ノイズ
によって連続して同一の誤りが起こる確率は極めて稀な
ので、ノイズによるデータの誤りを充分に防止でき、従
来技術では、時間制御がない一方向伝送なので、複数の
発信局からの発信には、複数の回線が必要であるのに対
して、本願第２発明では、複数の発信局からの発信を時
間制御して１回線に省配線して伝送できるという効果を
奏する。

【図面の簡単な説明】

【図１】本願第１発明の受信局の第１実施例の構成を示
すブロック図である。

【図２】シリアル信号のフォーマットの第１例を示す図
である。

【図３】本願第１発明の受信局の連続一致判別回路の一
実施例の構成の詳細を示すブロック図である。

【図４】本願第１発明の受信局のラッチ選択カウンタの
一実施例の構成の詳細を示すブロック図である。

【図５】本願第１発明の受信局の第２実施例の構成を示
すブロック図である。

【図６】本願第１発明の受信局の動作のタイミングを示
す図である。

【図７】本願第２発明の全体の構成を示すブロック図で
ある。

【図８】本願第２発明の通信制御局の構成の詳細を示す
ブロック図である。

【図９】本願第２発明の通信制御局の動作のタイミング
を示す図である。

【図１０】本願第２発明の発信局の構成の詳細を示すブ
ロック図である。

【図１１】本願第２発明の発信局の動作のタイミングを
示す図である。

【図１２】省配線伝送装置の全体の構成を示すブロック
図である。

【図１３】シリアル信号のフォーマットの第２例を示す
図である。

【図１４】従来例の受信局の構成を示すブロック図であ
る。

【符号の説明】

１発信局２回線３受信局７シフトレジスタ８伝送エラー検出回路１０アドレス一致検出回路１１アドレス設定スイッチ１２ラッチ回路１６タイミング制御回路１７連続一致判別ラッチ回路１８ラッチ選択用カウンタ２３通信制御局２４発信局２７タイミング発生回路２８並列入力直列出力型シフトレジスタ２９カウンタ３１タイミング制御回路３２直列入力並列出力型シフトレジスタ３３並列入力直列出力型シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】パラレル信号をシリアル信号に変換して
１回線で伝送する省配線伝送装置において、各受信局向
けにパラレルに存在する信号からなるパラレル信号を、
それらの各受信局向けデータ部にスタート信号と特定の
受信局を指定するアドレス部とを付けてシリアル化した
シリアル信号に変換する信号変換手段と、前記シリアル
信号を繰り返し前記１回線に送信するサイクリック送信
手段とを有する発信局と、前記１回線から受信した前記
シリアル信号のアドレス部と受信した受信局のアドレス
とが一致するか否かを検出するアドレス一致検出手段
と、繰り返し送信されてくる複数の受信局宛のシリアル
信号のデータ部の内容から、前記アドレス一致検出手段
が一致信号を出力している時に送信されてくるその受信
局宛のデータ部の内容を、繰り返し送信されてくる都度
繰り返し受信し、受信の都度、受信した各データ部の各
ビット別に、受信順に記憶する複数のラッチ回路と、前
記複数のラッチ回路が夫々受信順に記憶した内容が夫々
同一か否かを判定する連続一致判別手段と、前記連続一
致判別手段が一致信号を発信している時に前記複数のラ
ッチ回路が出力する内容を記憶し記憶した内容を受信し
た信号のデータ部として必要時に出力する出力ラッチ回
路とを有する複数の受信局とを備えることを特徴とする
省配線伝送装置。
【請求項２】発信局が発信するシリアル信号は、受信
局の各アドレス毎にデータ部の伝送誤りを検出する検出
信号部を付加して有し、受信局は、受信したシリアル信
号の前記検出信号部によって受信したシリアル信号のデ
ータ部の伝送誤りを検出する伝送エラー検出手段を付加
して有する請求項１に記載の省配線伝送装置。
【請求項３】複数の発信局がパラレルに入力してきた
各信号を、スタート信号とアドレス部とデータ部とを有
する複数の信号からなるシリアル信号に変換して１回線
で複数の受信局に伝送する省配線伝送装置において、前
記複数の発信局が前記シリアル信号のデータ部を繰り返
し発信するタイミングを指定するタイミング指定信号に
スタート信号と特定の発信局を指定するアドレス部とを
付けてシリアル化したタイミング指定シリアル信号を繰
り返し前記１回線に発信するタイミング発信手段を有す
る通信制御局と、所定の発信源からパラレルに入力して
くる各受信局向け信号のデータ部にスタート信号と特定
の受信局を指定するアドレス部とを付けてシリアル化し
たシリアル信号に変換する信号変換手段と、前記通信制
御局からのタイミング指定シリアル信号を受け、タイミ
ング指定シリアル信号のアドレス部と自局のアドレスと
が一致するか否かを判断する第１アドレス一致検出手段
と、前記第１アドレス一致検出手段が一致信号を発信し
ている時に、前記タイミング指定シリアル信号のタイミ
ング指定信号のタイミングに同期して前記シリアル信号
を繰り返し前記１回線に送信するサイクリック送信手段
とを有する複数の発信局と、前記１回線から受信した前
記シリアル信号のアドレス部と受信した受信局のアドレ
スとが一致するか否かを検出する第２アドレス一致検出
手段と、繰り返し送信されてくる複数の受信局宛のシリ
アル信号のデータ部の内容から、前記第２アドレス一致
検出手段が一致信号を出力している時に送信されてくる
その受信局宛のデータ部の内容を、繰り返し送信されて
くる都度繰り返し受信し、受信の都度、受信した各デー
タ部の各ビット別に、受信順に記憶する複数のラッチ回
路と、前記複数のラッチ回路が夫々受信順に記憶した内
容が夫々同一か否かを判定する連続一致判別手段と、前
記連続一致判別手段が一致信号を発信している時に前記
複数のラッチ回路が出力する内容を記憶し記憶した内容
を受信した信号のデータ部として必要時に出力する出力
ラッチ回路とを有する複数の受信局とを備えることを特
徴とする省配線伝送装置。