JP2947850B2 - シリアル通信装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の技術分野］ 本発明は、複数ビツトからなる通信データを受信する
通信装置に関するものである。

［従来の技術］ 従来、例えば、複写機・FAX・レーザビームプリンタ
（以降LBPと略す）等の装置の主制御部とユニツト群と
の間のシリアル通信は、UARTと呼ばれるアシンクロナス
・シリアル通信と、クロツク同期式シリアル通信とのい
ずれかが採用されている場合が多い。

前者のシリアル通信を簡単に説明すると、スタートビ
ツト（１ビツト），データビツト（８ビツト），パリテ
イビツト（１ビツト），ストツプビツト（２ビツト）の
計12ビツトで１フレームが構成されており、送信側は所
定の周期で１フレーム分の信号を出力する。又、受信側
はスタートビツトを確認すると送信側と同じ所定周期で
１フレーム分のデータを読み取つていくように構成され
ている。

次に、後者のシリアル通信を簡単に説明すると、１フ
レームが８ビツトのデータビツトで構成されており、送
信側は１フレーム分の信号をクロツク信号とデータ信号
をそれぞれ別の経路で出力する。又、受信側はクロツク
信号の立ち上り時、もしくは立ち下がり時に、データ信
号の状態を読み取り、１フレーム分のデータ数を伝達す
るように構成されている。

［発明が解決しようとしている課題］ しかしながら、上記従来例では通信中に発生する装置
内のノイズによつてシリアルデータが化けてしまい、所
望のデータ内容が伝達出来ずに装置として誤動作の恐れ
があるというような欠点があつた。一方、シリアル通信
の伝送を光により行う場合でも、光フアイバで結合する
時は特に問題とはならないが、無線による光伝達で伝送
する時には、装置内に発生する外乱光等によるデータ内
容の誤伝達があるというような欠点がある。

［課題を解決するための手段］ 上記問題を解決するため、本発明は、複数ビットから
なる通信データと前記通信データの反転データが結合さ
れ、更に前記通信データ及び前記反転データの各ビット
がビット値に基づいてそれぞれ複数のビットに変換され
た変換データを受信する受信手段と、前記受信手段によ
り複数ビット受信する毎に、受信した変換データと予め
決められたデータとを比較し、比較結果に応じてエラー
を検出すると共に、前記変換データを前記通信データ及
び前記反転データに逆変換する処理を行う第１のエラー
検出手段と、前記第１のエラー検出手段により処理され
た前記通信データと前記反転データに基づいてエラー検
出処理を行う第２のエラー検出手段とを有し、前記第１
のエラー検出手段による処理を前記第２のエラー検出手
段による処理に先立って行うことを特徴とする通信装置
を提供するものである。

［実施例］ 以下、添付図面を参照して、本発明の実施例を説明す
る。

＜本実施例のシリアル通信装置＞ 第１図は本実施例のシリアル通信装置のブロツク図で
ある。

１は本システムを駆動するシステムクロツクを1/2分
周して出力する為の1/2分周回路、２は多段分周回路で
ある。３は本システムのタイミングを多段分周回路２か
ら入力されるクロツクの計数をもとに、所望タイミング
信号を出力する為のタイミン発生回路である。４は受信
したシリアルデータと同期を取る為の同期取り回路で、
５は前記４の同期取り回路にによつて得たタイミングで
多段分周回路２を再起動する為の分周制御回路である。
６は受信した変調データを２値データに復調する為の復
調変換回路であり、７は復調変換回路６での復調時に、
変換によるあるいはノイズによるエラーを検出するエラ
ー検出回路である。

８は本シリアル通信装置の属性を示すID番号を入力す
るIDデータ入力回路であり、９は本シリアル通信装置の
送信データを入力するデータ入力回路である。10は本シ
リアル通信装置の受信データを出力するデータ出力回路
である。11及び12はIDデータ入力回路８で得たIDデータ
を正論理データと負論理データに分け、送信用データに
する正論理IDデータ出力回路と負論理IDデータ出力回路
である。13及び14はデータ入力回路９で得た送信データ
を正論理データと負論理データに分け、送信用データに
する正論理データ出力回路と負論理データ出力回路であ
る。15は本シリアル通信装置が送信する送信データの２
値レベルのデータを作成し、送信タイミングに応じて８
ビツトシフトレジスタ16に出力するデータエンコード回
路である。

16は同期取り回路４及び復調変換回路６によつて復調
した２値レベルの受信データを入力してシフトラツチし
たり、データエンコード回路15から出力された送信デー
タをシフト出力する為の８ビツトシフトレジスタであ
る。17,18及び19は８ビツトシフトレジスタ16がシフト
入力した２値レベルのデータをタイミング発生回路３か
ら発するタイミングでラツチするシフトデータラツチ回
路で、本実施例では１フレームの受信に対して３回ラツ
チ動作をする為に３つの回路がある。20はシフトデータ
ラツチ回路17,18及び19でラツチされたデータを所定の
条件で比較すると共に必要データを選択する比較選択回
路であり、受信データの真偽を判断する。

21は８ビツトシフトレジスタ16から出力される２値レ
ベルの送信データに、所定の条件での変調を付加する変
調変換回路で、復調変換回路６の逆変換を行なうもので
あり、このデータがシリアル送信データとなる。22はAN
Dゲートで、比較選択回路20での比較結果によつてデー
タ出力回路10にデータを入力させるラツチ信号を指示す
るか否かを制御する。

尚、本実施例では説明を容易にする為に回路構成を８
ビツト単位で構成しているが、特に８ビツト構成である
必要は無く16ビツト,32ビツト等でもよく特に限定はさ
れない。

以下、第１図のシリアル通信装置の動作を説明する。
本システムの為のシステムクロツクは、1/2分周回路１
に入りクロツクのデューテイ比を50％に整え、同期取り
回路４及び分周制御回路５の動作クロツクとして使用さ
れる。一方、多段分周回路２にも入力され、本実施例の
場合“2¹¹"の分周で、タイミング発生回路３に各段を出
力し、後述する任意のタイミングを発生させる。尚、前
記1,2,3,4,5で示す回路の内部構造は、本発明において
特に特徴とするもので無い為、詳細な説明はしない。従
つて、特に限定された回路でないことは言うまでも無
く、本明細書中に説明する目的を果たす回路であれば良
い。

次に、本シリアル通信装置でのデータの入出力につい
て説明する。図中、同期取り回路４に入力されるシリア
ルデータ入力が受信データ入力で、データ出力回路10か
ら受信データ出力として出力される。又、各入力回路８
及び９に入力されたIDデータ入力と送信データ入力と
は、変調変換回路21から出力されるシリアルデータ出力
として送信データとなる。尚、詳細は後述するが、IDデ
ータ入力は受信データ入力の真偽を判断する時に用いら
れる。

第２図は第１図の変調及び復調回路部を詳細に示した
図である。

まず、変調変換回路21の動作について説明する。第２
図において、８ビツトシフトレジスタ16のシフトアウト
端子から出力されたデータは、変調変換回路21中のEX
OR212に入力される。一方、多段分周回路２で1/32分周
されたクロツクφ₃₂を反転ゲート211によつて反転して
位相を調整した信号は、変調変換回路21中の排他的論
理和（以下EXOR）回路212のもう一方に入力される。そ
して、EXOR回路212によつて、送信用シリアルデータ信
号が出力される。ここで、上記回路で達成される変調
の方法を詳細に説明する。

シフトアウトデータはφ₃₂のクロツクで次々に出力
され、そしてφ₃₂クロツクの反転信号とEXORされる。つ
まり、仮に“1"がシフトアウトされればEXORによつて
“10"が、又、“0"がシフトアウトされればEXORによつ
て“01"がそれぞれ出力されるようになる。従つて、本
変調の条件では、仮に“1011000100…”という送信デー
タなら、“10 01 10 10 01 01 01 10 01 01…”と変調
されて出力されるのである。従つて、受信側の復調方法
は、送信データを反転して第２番目のデータから１つ飛
び（奇数番目）のデータをラツチすれば良い。尚、変調
方法や復調方法については、例えば、送信データの第１
番目から１つ飛び（偶数番号）のデータをラツチし、復
調しても結果は同じになる等、具体的方法については特
に限定されたものではなく、デジタル変復調がかけられ
れば良い。

EXOR回路212から送信用シリアルデータ信号が出力
されると、ANDゲート213を経て、送信データとしてシリ
アル出力される。但し、図中，で示す信号によつて
送信データの出力の有無が制御されている。この信号
は、比較選択回路20の比較結果とエラー検出回路７の結
果とによつてエラーと判断された時“low"となり、送信
データの出力を断つ（詳しくは後述する）。又、信号
は、タイミング発生回路３により８ビツトシフトレジス
タ16がシフトアウトしている期間のみ“high"になり、
送信データの出力を許可する。

この時のタイミングチヤートを第３図に示す。尚、第
３図においては、信号はエラーなし時の状態で示して
おり、シリアルデータ出力及び，,/φ₃₂,，
は、それぞれ第２図中の符号で示した場所におけるタイ
ミングである。

次に、復調変換回路６と変調エラー検出回路７との動
作について説明する。

第２図において、同期取り回路４によつて同期が取ら
れて入力された受信データ４はＤフリツプブロツプ61
（以降フリツプフロツプのことをF/Fと略す）に入る。
尚、同期取り回路４によつて同期が取られる分周制御回
路５によつて多段分周回路２をリセツトし、初期化され
たカウントをスタートする。Ｄ・F/F61は多段分周回路
２で1/16分周されたクロツクφ₁₆でトリガされ、出力
はEXOR回路72とＤ・F/F71とに入力される。Ｄ・F/F71
は、Ｄ・F/F61と同じクロツクでトリガされ、出力はE
XOR回路72のもう一方に入力される。尚、Ｄ・F/F61はセ
ツト端子、一方Ｄ・F/F71はリセツト端子にタイミング
回路３からの信号によつて制御される。そして、EXOR
回路72でＤ・F/F61,D・F/F71の各出力結果を比較し、比
較結果をJK・F/F73に入力する。JK・F/F73は多段分周回
路２で1/32分周されたクロツクφ₃₂でトリガされ、復調
結果からエラーを検出してエラー信号を出力する。す
なわち、EXOR回路72では各データビツトが“0"と“1"と
の組で表わされていること：変調回路で述べた例では１
が“10",0が“01"で表わされていることをチエツクし、
そうでない場合はJK・F/F73をセツトしてエラー信号
を“high"とする。

一方、Ｄ・F/F61の反転出力は、８ビツトシフトレ
ジスタ16のシフトイン端子に入力される。この８ビツト
シフトレジスタ16のシフトクロツクは多段分周回路２で
1/32分周されたクロツクφ₃₂でシフトしていく為、Ｄ・
F/F61の反転出力の出力データを１つ飛びにラツチシフ
トしていくことになる。

この時のタイミングチヤートを第４図に示す。第４図
において、，φ₃₂,φ₁₆、，，，，，
は、それぞれ第２図中の同じ符号で示した信号のタイミ
ングである。

以上の説明が、シリアル通信の出力データを所定の条
件で変調して出力信号とし、又、入力信号は所定の条件
によつて復調して入力データとするデジタル変復調手段
と、このデジタル変復調手段での入力信号に対する復調
時に変復調法則に対応してエラーを検出するエラー検出
手段である。

次に、第２図に示す８ビツトシフトレジスタ16のパラ
レルデータ及び信号等について、第５図〜第８図を用
いて説明する。

受信データをシフトし、復調データが８ビツト揃
うと、タイミング発生回路３からのラツチパルスで第
１シフトデータラツチ回路17に８ビツトデータを入力し
ラツチする。次に、復調データを４ビツト読み過ごし
た後更に８ビツト揃うと、タイミング発生回路３からの
ラツチパルスで第２シフトデータラツチ回路18に８ビ
ツトデータを入力しラツチする。最後に、復調データ
を３ビツト読み過ごした後更に８ビツト揃うと、タイミ
ング発生回路３からのラツチパルスで第３シフトデー
タラツチ回路19に８ビツトデータを入力しラツチする。
つまり、本実施例では、１フレーム中に空間ビツト、所
謂ダミービツトをいれて復調データの全てを有効ビツ
トとせずに、時系列的に所定期間のみを有効ビツトとし
て決めている。但し、空間ビツトにおいても変調された
状態でシリアル通信がなされる。

シフトデータラツチ回路17,18,19に各々ラツチされた
データは、比較回路20に入力されて所定条件で比較され
る。本実施例における所定条件とは次のようになつてい
る。復調データは、第７図に示すように“1,0,ID2,ID
1,D7,D6,D5,D4,X,X,X,X,D3,D2,D1,D0,/D0,/D1,/D2,/D3,
X,X,X,/D4,/D5,/D6,/D7,/ID2,/ID1,/ID0,ID0,X"の順に
入力される（ここで、示すDnはデータを意味し、又/Dn
は反転データを意味する。更に、Ｘは空間ビツトを意味
し実用上“0"である）。従つて、比較される所定条件
は、第６図に示す如くである。

以上のように比較され、各々のEXOR回路出力をNANDゲ
ート201で１つにまとめデータ比較信号として出力す
る。このデータ比較信号は復調時のエラー信号と共
にNORゲート202に入力され、信号を出力する。すなわ
ち、このデータ比較信号は、比較エラーが１ビツトで
もあると“high"となり、前記復調時にチエツクされた
エラー有無信号の状態にかかわらず信号を“low"に
する為、ANDゲート213の出力を断ち、送信データの出力
が無くなる。

第７図にシフトデータラツチ回路及び比較選択回路で
のタイミングチヤートを示す。尚、第７図で示すタイミ
ングチヤートは、正常データを受信した時のもので信号
は、復調データの受信終了後“low"となり、前記復
調結果のエラー信号もノーエラーで“low"である為、
信号は“high"になつてANDゲート213の出力は許可状
態となり、送信データの出力が可能となると共に、信号
によつてANDゲート22が開き、タイミング発生回路３
からのラツチパルスがデータ出力回路10にロードさ
れ、出力データが出力される。図中、，，はタイ
ミング発生回路３からの各ラツチパルスで、シフトデー
タラツチ回路17,18及び19にロードパルスを与える。そ
の結果、図中、第1,第２及び第３ラツチデータがラツチ
され第６図の比較結果信号が生成される。以上が受信
データの取り込みの説明である。

次に第８図のタイミングチヤートに従つて送信データ
の掃き出しについて説明する。送信データの内容は特に
図示していないが、例えば受信開始した時とか特に限定
されない任意のタイミングでタイミング発生回路３から
各データ入力回路8,9にラツチパルスinを出力して各デ
ータをラツチし、更に、各データ出力11〜14で送信デー
タ中のIDデータ及びデータをそれぞれポジイブデータと
ネガテイブデータに分けて出力させる（第７図中にID2
〜ID0,/ID2〜/ID0,D7〜D0,/D7〜/D0で示す）。そして、
データエンコード回路15にタイミング発生回路３からの
セレクトパルス，，がそれぞれのタイミングで出
力され、８ビツトシフトレジスタ16への出力データを用
意する。一方、８ビツトシフトレジスタ16へのシフトデ
ータロード信号は特に図示していないが、タイミング発
生回路３中で前記セレクトパルス，，のORが出力
され、計３回の８ビツトシフトを実施してシフトアウト
信号として第２図中のEXOR回路212に出力される。一
方、送信許可信号は、受信時のエラー信号及びデー
タ比較エラー信号の結果がノーエラーなら、第８図の
ようにシフトアウト信号が出力される迄は“high"が
続く。しかし、逆に上記信号及びが“low"であつた
ならシフトアウト信号が出力されてANDゲート213によ
つて、送信データは出力されない。

以上の説明が、シリアル通信の１フレームデータの処
理構造であり、受信データの１フレーム内にポジテイブ
データとネガテイブデータとを有してこれを比較する比
較手段や、１フレーム中に空間ビツトを有し有効ビツト
のタイミングを取るタイミング取り手段や、送信データ
にポジテイブデータとネガテイブデータとを付加した
り、空間ビツトを設けたり、送信データを形成する手段
や、前記比較手段及びタイミング取り手段のエラー検出
を実行するデータエラー検出手段等である。尚、本実施
例でのシリアル通信の１フレームデータの処理構造に関
連して述べた回路は、ほんの一例であつて特に限定され
たものではなく、その目的が実行される回路であれば良
いことは言うまでもない。

＜シリアル通信装置の他の実施例＞ 次に他の実施例のシリアル通信装置について説明をす
る。

前記実施例においては、送受信のシリアルデータのビ
ツト数を32ビツトとして扱つていたが、これは説明を容
易にする為で、ビツト数について特に限定されたもので
はない。又、通信データの１フレーム内にポジテイブデ
ータとネガテイブデータとを有する場合でも、総ての有
効ビツトに必要なものではないことは言うまでもない。
更に、空間ビツトにおいても同様に、無くても良いし或
いは１ビツト以上あれば良い。従って、例えばIDデータ
をポジテイブのみとし、スタートビツトを１ビツトと
し、エンドビツトを無くし、データビツトをポジテイブ
で８ビツト，ネガテイブで４ビツトとする構成にすれ
ば、送受信シリアルのビツト数は16ビツトとなる。本実
施例では、シリアル通信のデータ誤伝達の確率を低下さ
せる為に送受信のシリアルデータのビツト数を32ビツト
としたのであり、更なる信頼性の向上を考える場合は、
例えば40ビツト,56ビツト、64ビツト…等にビツト数を
増やせば良い。

次に、前記実施例ではシフトレジスタ16を８ビツトで
行なつていたが、送受信のシリアルデータのビツト数
（１フレームのビツト数）と同じビツト数にしても良
い。つまり、32ビツトシフトレジスタで構成しても良い
のである。仮にシフトレジスタ16を32ビツトシフトレジ
スタで構成すると、第９図に示すようなブロツク図とな
る。

第９図において、第１図と同様なものは同一記号を用
いている。図中、16′は32ビツトシフトレジスタで、第
１図でのデータエンコード回路15、各シフトデータラツ
チ回路17,18,19は32ビツトシフトレジスタ16′を用いる
ことで省略される。動作的には、シフトデータを８ビ
ツト単位で処理するのでは無く、32ビツトまとめてシフ
トインして比較選択回路20にデータロードするようにな
る所と、送信データを各データ出力11〜14より直接全ビ
ツトをデータロードする所以外は、第１図と同様な動作
となる。

又、前記実施例の構成はシリアル通信の受け側、つま
りスレーブ側のシリアル通信装置となつているが、第１
図中のタイミング発生回路３からのタイミングパルスの
出力状態を受信の為のグループと送信の為のグループと
の順番を入れ換え、送信の為のグループを先に出力し、
送信動作を実行させ、その次に受信の為のグループを出
力して受信動作を実行させるようにすればマスター側の
シリアル通信装置となる。従つて、シリアル通信の送出
側、つまりマスター側のシリアル通信装置も第１図と同
様な動作で簡単に実現出来る。このことにより、所謂マ
スター・スレーブ間のシリアル通信において、送信デー
タの送出タイミングと受信データの受入タイミングはマ
スター，スレーブ共にタイミングが異なるため、本シリ
アル通信の送受信信号は衝突することが無くなる。すな
わち、全２重方式でも半２重方式でもその回線の本数に
限定はない。

更に、マスター１つにスレーブＮ個の所謂1:Nのシリ
アル通信でも各シリアル通信データにはIDデータが付加
されていて、容易に識別出来る為、必ずしも1:1通信で
ある必要もなく、本シリアル通信装置がそのまま用いら
れる。しかも、送受信のためのシリアル信号の受入タイ
ミングと送出タイミングとが異なるため、発光素子と受
光素子とによつて形成される光通信ターミナル（光通信
接続切り口）において、送信時の発光素子の発光中に送
信側の受光素子がその送信信号を受光して、あたかも他
の光通信ターミナルから受信信号を受光したようになつ
ても、誤動作を起こすことがなく光通信に適している。

又、第１図に示す実施例では、シリアルデータ入力で
受信信号を受信すると、同期取り回路４ですぐに受入れ
て、直ちに受信動作をスタートしてしまう。その為、第
10図に示す如くANDゲート23を設け、１回受信するとタ
イミング発生回路３よりの信号により、送信データを送
信する期間だけANDゲート23を閉じ（仮に、受信データ
の変調エラー及び受信データの比較エラー等の通信エラ
ーがあつた場合は、実質上のシリアル送信はなされない
が、送信されるべき期間上述同様に受信データの受入を
禁止する）、送信中の受信を避けるようにすると、更に
誤動作を少なくし、光通信により適したものとなる。

以上説明したように、 シリアル通信の出力データは所定の条件によつて変
調されて出力信号として出力され、又、入力信号前記は
所定の条件によつて復調され入力データとする。

前記入力信号に対する復調時に変調あるいはノイズ
等のエラー検出をする。

１フレームデータ内に同一データのポジテイブデー
タとネガテイブデータとを有し、おのおのをそれぞれ比
較する。

１フレームデータ内に空間ビツトを有し、有効ビツ
トのタイミングを取る。

前記比較及びタイミングを取ることによりエラー検
出を実行する。

以上のチエツク機能を設けることにより、装置内中に
発生するノイズ等、シリアル通信のデータの情報誤伝達
を防止し、装置の誤動作を防ぐという効果がある。

又、シリアル通信の情報伝達手段を光による無線伝達
（リモコンの様な空中伝達）する場合の装置内に発生す
る外乱光等、シリアル通信のデータの情報誤伝達をも防
止し、装置の誤動作を防ぐことが出来るという効果もあ
る。

＜本シリアル通信装置の適用例＞ 第11図は本シリアル通信装置を光通信に使用したシス
テムの構成例を示す図である。100は主制御装置で、11
0,120,130は、例えばモータ，フアン，ソレノイド等の
アクチユエータ類やスイツチ，センサ類からなるブロツ
ク構成としての各ユニツト装置である。尚、これらユニ
ツトの数は各機器ごとに異なるが、説明上３つで表して
ある。102は光通信の為のドライブ回路、102aは発光素
子で、103は光通信の為の増幅回路、103aは受光素子で
あり光電変換を行なつている。以下、前記102と103とを
総称して、光通信ターミナル101と呼ぶことにする。

104は前述の実施例のシリアル通信装置で、前記光通
信ターミナル101へのシリアル信号102bを送出すると、
発光素子102aが発光してシリアルデータを伝送する。
又、前記ユニツト装置110〜130から光伝送を受けると受
光素子103aによつて受け、シリアル信号103bを受信す
る。そして、前述のデータのチエツク後、真なるデータ
の時はシリパラ変換を行ないCPU105に入力する。又、通
信ターミナルより送出されるデータは、PCU105より出力
されたデータに前述した如く所定条件を付加しパラシリ
変換後、発光素子102aより送出される。

一方、前記各ユニツト110,120,130は、特に図中記載
していないが、光通信ターミナル101′をそれぞれ有
し、主制御装置100と光によりデータ伝送を実行する。
尚、各ユニツトは、その目的に応じ主制御装置100と同
様にCPU構成になつていたり、また、シリアル通信装置1
04のデータイン及びデータアウトに直接ソレノイドやセ
ンサ等が接続されている場合もある。

＜送受信のタイミングの制御＞ 光通信の場合、シリアル通信装置104には特に外乱や
衝突を防ぐ種々の工夫が必要である。

第12図及び第13図はシステムクロツクの1/2分周の為
の1/2分周回路1,多段分周回路２、同期取り回路４及び
分周制御回路５の好ましい回路図である。尚、タイミン
グ発生回路３については、各動作説明のたびその出力タ
イミングを記載するためここでは略す。第12図は特に第
11図に示す主制御装置100の方に取り付けるシリアル通
信装置の具体例で、以降マスター通信装置と略す。又、
第13図は第１図でのユニツト110〜130側に取り付けるシ
リアル通信装置での具体例で、以降スレーブ通信装置と
略す。

多段分周回路２は、本例の場合“2¹⁰"の分周で、タイ
ミング発生回路３に各段を出力し、後述する任意のタイ
ミングを発生させる。尚、第12図，第13図で示す回路
は、特に限定された回路でないことは言うまでも無く、
以下に説明する目的を果たす回路であれば良い。

第12図において、電源が投入されると特に図示してい
ないが、各回路にリセツトがかかつて初期化されると、
多段分周回路の動作がスタートする。そうすると、信号
が“high"となり、前述したデータ送出動作を可動と
し、ANDゲート213から送出データが出力され、第11図の
シリアルデータ出力102bとなる。尚、ANDゲート23の一
方の入力にはタイミング発生回路３から信号の反転信
号が入つている為、同期取り回路４にシリアルデータ入
力信号103bが入つても無視される。この信号は常にデ
ータの送出時のみ“high"になる為、送信データの送信
中の受信データの受信は禁止される。つまり、逆にいう
とデータの受信中は、送信データの送出は禁止されるこ
とになる。

そして、マスター通信装置により送信データを出力す
ると直ちに信号は“low"となり、ANDゲート23が開き
受信を可能にする。通常は、マスター通信装置より送信
データを出力すると、次にはスレーブ通信装置より受信
データが入力される。受信データが入るとＤ・F/F43,44
で1/2分周回路１から出力されるクロツクφ_２により同
期取りがなされ、復調変換回路６の出力される。一方、
Ｄ・F/F43,44の各出力はANDゲート54に入力されてNOTゲ
ート56を経て、多段分周回路２のセツト端子に入力され
る。又、ANDゲート54の出力はJK・F/F55のＪ端子に入
り、次のクロツクφ_２で/Q出力が“low"になり、ANDゲ
ート54からの多段分周回路２のセツト出力は、JK・F/F5
5のＫ端子にタイミング発生回路３からのセツト許可信
号が入るまで“high"のままである。尚、このタイミ
ング発生回路３からのセツト許可信号は、送信データ
を送出終了する直前に“high"が出力される為、受信デ
ータの受信直後から次の送信が終了する迄は受信信号が
入力されても多段分周回路２の全段セツトは行われない
し、受信信号の入力処理は行われない。

ここで、多段分周回路２の動作について説明する。多
段分周回路２は、“2¹⁰"で構成されタイミング発生回路
３で更に1/2分周している為、“2¹¹"構成となる。従つ
て、NOTゲート56からの“low"の出力によるカウンタセ
ツトで“FFFH"になり、カウントダウンの後“7FFH"で信
号が“high"になり、送信動作に入る。そして送信が
終了する“3FFH"で信号が“low"となり受信可能とな
つて、次の受信があると再び“FFFH"となる。すなわ
ち、信号はカウンタが“7XXH"の時のみ“high"で、後
は“low"であるよう制御されている。そこで、正常に通
信を実行している時は、 を繰り返す。

しかし、“3FFH"いなつた以降も受信データが来ない
時は、カウントダウンを継続し、“0"から“FFFH"に戻
り再び“7FFH"になると、次の送信を行なうようにな
る。尚、受信は送信後次の送信タイミング迄に受信出来
れば、受信開始時に“FFFH"になるので、上記正常時の
カウント状態になる。以上のように、多段分周回路２は
所謂リングカウンタで構成されている為、受信データを
受信しない時は所定期間受信を持つた後ANDゲート23に
よつて受入動作を禁止して、新たに送信を実行し始め
る。

次に、第13図を用いてスレーブ側のシリアル通信装置
の第12図との違いについて説明する。Ｄ・F/F41,42は、
Ｄ・F/F43,44同様の受信データの同期取りであるが、ス
レーブの場合は、多段分周回路２は“2¹⁰"で構成されて
いる。

第13図において、電源が投入されると、特に図示して
いないが各回路にリセツトがかかつて初期化され、多段
分周回路２の動作が可能になるが、JK・F/F52の/Q出力
は“high"なのでカウンタはセツト状態となつたまま停
止した状態である。受信データを受けると、ANDゲート5
1の出力は“high"となり、JK・F/F52の/Qの出力が“lo
w"となるため、カウンタはカウントダウンを始める。そ
して、JK・F/F52のＫ端子への入力信号は、タイミン
グ発生回路３によりカウント値が“0"になると出力され
るので、第12図と同様、受信データの受信直後から次の
送信が終了する迄は、受信信号が入力されても多段分周
回路２の全段セツトは行なわれない。又、JK・F/F52の
Ｋ端子入力に信号が入力されると/Q出力は再び“hig
h"になるのでカウンタは全段セツトされ、次に受信を受
けるまで停止する。つまり、スレーブの多段分周回路２
のカウンタは、一回の受信に対し一回のみカウントダウ
ンしてデータ受信処理とデータ送信処理を実行して停止
するのである。つまり、 となる。

一方、ANDゲート213は、第12図と同様送信期間のみ
“high"となる信号によつて送信が可能になる。すな
わち、信号はカウンタが“3XXH"の間のみ“high"とな
る。又、前述したように、受信データエラー信号によ
つても送信データは出力されなくなる。

＜送信エラーの送信例＞ 前述の実施例ではエラーとなるとANDゲート213で受信
エラー検出信号によつて送信データは“low"になり、
送信データ送出がなされない状態になつていたが、第14
図に示すようにエラーとなると、データエラーの内容を
送信データとして送出しても良い。第14図においては、
説明を容易にする為に通信携帯をマスターとスレーブの
1:1対応を例にする。尚、マスターとスレーブが1:N対応
の場合は、比較選択回路20において受信エラー検出信号
のためのデータ比較とIDデータのみの比較とを分離
し、受信エラー検出信号と別にIDデータ比較結果を信
号の変わりにANDゲート215に入力すれば、受信データ
内に指定されたスレーブ通信装置のみが受信データを受
信すると共に、受信エラーが生じた場合には受信データ
内で指定されたスレーブ通信装置のみがデータエラーの
内容を送信データに送出するようになる。

第14図に示す回路は所謂セレクタ回路で、受信データ
エラー信号が“high"の場合は送信許可期間信号と
送信データによつて、ORゲート216の出力には送信デ
ータ信号の内容が送出される。一方、受信データエラ
ー信号が“low"（エラー）の時は、ANDゲート215によ
つて送信許可期間信号だけがORゲート216の出力にな
るので、送信データは“high"の状態で送出期間の間中
出力される。“オールhigh"ということで、マスター側
の通信装置は、スレーブ側でのデータの復調中にデータ
エラーがあつたことを認識できる。

第15図に第14図の回路上での各信号のタイミングチヤ
ートを示す。尚、本例ではデータエラーを返信する内容
を、“オールhigh"にしているが、これはほんの一例で
あつてその目的が達せられれば良く、特に、“オールhi
gh"である必要はない。このことにより、マスター通信
装置は送信後、返信を受ければ相手の存在が分かり、一
方返信がなければ相手なし、もしくは伝送路の不具合が
あるかが分かる。又、例えば通信が成功するスレーブ通
信装置が１つでもあれば、返信のないものは伝送路の不
具合ではなく、そのユニツトが存在しないと判断出来
る。

以上説明したように、データ送信中はデータ受信を禁
止する、受信データを受信するとデータの受入期間をカ
ウントするカウントを終了するまで受信データの新たな
受信動作を開始することを禁止する等の工夫を行つた。
更に、受信データのエラー検出をすると送信データの送
出を禁止する工夫も行つた。以上の改善により、光によ
る転送を比較的高速にかつ、双方向で転送すると転送の
各々の光が衝突したり、外乱光による誤伝達等の問題を
解決できる。

又、第14図に示したようにエラーを検出すると送信デ
ータにデータエラーの内容を送出することで、送信は失
敗しても送信相手の有無は確認出来るという効果や、更
には、1:Nの場合でもIDデータにより送信を禁止し、転
送の為の各々の光が衝突したりして生じる送信データの
データ化けを防ぐことができる。

次に、第16図を用いて、他の通信エラーの処理につい
ての説明をする。

第16図において、81は所定の段数を有するカウンタ回
路であり、送信許可信号をクロツクとし、ANDゲート5
4の出力信号をカウンタのリセツトに入力する。尚、
その他は、第12図に示すものと同様である。カウンタ回
路81は、本シリアル通信装置が送信する時に“high"に
なる送信許可信号によつて送信のたびカウントアツプ
する。しかし、受信すればANDゲート54からの信号に
よりカウンタ回路81のカウント値はリセツトされる。従
つて、正常に通信が実施されていれば、カウンタ回路81
のカウント値はオーバフローすることはない。ところ
が、連続的に受信をしない場合は、送信によりカウント
アツプしてやがてカウンタ回路81はオーバーフローして
リツプルキヤリーアウト（RCOと示す）を出力する。こ
のリツプルキヤリーアウトを通信エラー信号とし、例え
ばシステムのリセツトをするようにしても良い。又、各
スレーブ通信装置では、この通信エラー時には特に動作
をしなくても良いが、例えば、定期的にマスター通信装
置からの送信が来なくなつたらリセツトされるようにし
ても良い（具体例は特に図示しないが、カウンタ回路81
と同様でも良く特に限定されない）。

以上説明したように、送信したデータに対して受信が
ない時はカウントを行ない、カウントが所定値に達する
と通信エラーとすることにより、光通信装置の通信暴走
を防ぐと共に、送信相手の有無も確認出来るという効果
もある。

次に、第17図を用いて、通信システムとして更に他の
通信エラーの処理について説明をする。

第17図において、90はIDデータ入力回路８のIDデータ
に応じ、ANDゲート54の出力である受信同期信号をセ
レクトして、後段の所望カウンタ回路に伝達するセレク
タ回路である。94,95,96は送信許可信号をクロツクと
するカウンタ回路で、セレクタ回路90の出力がクリア端
子に入力されている。また、97はカウンタ回路94〜96が
オーバーフローすると出力されるリツプルキヤリーアウ
トを入力するANDゲートである。又、CPU105には、カウ
ンタ回路94〜96からのリツプルキヤリーアウト及びAND
ゲート97の出力が入力されている。

カウンタ回路94〜96は、送信のたび出力される送信許
可信号によつてカウントアツプされ、オーバーフロー
するとカウンタリツプルキヤリーアウト（図中RCOで示
す）によつて、このことをCPU105に知らせるようになつ
ている。又、全てのカウンタがオーバーフローするとAN
Dゲート97により、このこともCPU105に知らせる。一
方、カウンタ回路94〜96は、受信するたびIDデータ入力
回路８からのIDデータに対応してクリアされるため、通
常の通信が成功しているうちはカウンタリツプルキヤリ
ーアウトは出力されない。尚、第17図での回路はほんの
一例であつて、その目的が達せられる回路であれば特に
限定されるものではない。

＜本シリアル通信装置のテスト機能＞ 次に、第18図を用いて、本光通信装置の組立及び保守
上の調整を実現する構成について説明をする。第18図に
おいて、106は受信シリアル信号103bと、CPU105から発
するテスト用シリアル信号のどちらかをシリアル通信装
置104に出力する為のセレクタ回路である。107はCPU105
にテストモードインを指示するテスト入力手段である。
尚、このテスト入力手段は特に限定されたものではな
く、例えば外部装置等から指示される用にしても構わな
い。又、第18図に示す構成は第11図の主制御装置100に
相当し、同一なものは同一符号で示してある。

＜エラー処理及びテストの手順＞ CPU105では、第19図で示すフローチヤートの手順で制
御を行なつている。但し、CPU105は第19図で示す制御以
外の制御も行なうが、説明を容易にする為必要な部分の
プログラムのみを述べることにする。

通常は、ステツプS10に入ると通信装置の為のテスト
モード要求の有無をチエツクする。通信モードの場合は
ステツプS11に入りステツプS12,S13と共にIDデータの出
力を順にアクセスするように制御する。そしてステツプ
S14で送信すべきIDデータを認識する。尚、このIDデー
タは、第17図で示すような複数のカウンタ回路分の数
で、これは光通信をするスレーブの数でもある。従つ
て、プログラム中に示すIDの数“NN"は、光通信をする
スレーブの数で決定される。ここでは、IDが“0"の時と
同様なのでIDが“1"の時、“2"の時、…“NN"の時につ
いては説明を略す。

ステツプS15に入ると現在の指定されたID番号に対応
する前記複数のカウンタからのリツプルキヤリーアウト
信号をチエツクする。なお、フローチヤート上はIDナシ
と記載しているが、ここではANDゲート97の出力からオ
ールエラーか否かをチエツク後、仮にエラーなら通信制
御を止め、図示していないが通信装置のリセツトを行な
う。また、仮にエラーでなければ、今送信しようとする
IDに対応するカウンタをチエツクし、オーバーフローし
ていなければステツプS16へ行き、オーバーフローして
いれば通信相手がないと判断してステツプS11へ戻る。
尚、ステツプS15では、通信エラーか否かだけを判断す
るようにし、相手の有無にかかわらず送信を行なう様に
しても良い。そして、ステツプS16S17で各データをメモ
リから呼出し、予め割り振られた各ポート出力に出力す
る。そして、ステツプS18で通信の終了チエツクをし、
終了していればステツプS11に戻り再び繰り返す。

尚、ステツプS11〜S13で次に送信するID番号を順番に
決定しているが、これはほんの一例であつて、例えば、
時系列的に短い周期で伝送するグループや比較的ゆつく
りとした周期で伝送するグループ等に分けて順番を決め
る等、必要に応じて目的とする優先順位を付けID番号を
順番に決定しても良い。

一方、テスト入力手段107がテストモードインを指示
していたらステツプ20に移り、ID番号をテストモード登
録番号（本例では、XXで表現しておく）にし、ステツプ
S21でIDデータと送信用データを出力する。尚、テスト
用送信データは特に指定していないが、例えば、各スレ
ーブ通信装置へ指示するテスト用データであつても良い
し、又、その他の情報を示していても構わない。そし
て、ステツプS22で通信の終了を待ち、ステツプS23で数
回のレベルで通信を実施したことを確認する。そのこと
で、各スレーブ通信装置が仮に受信動作を失敗しても、
数度に渡るテストモードイン指示のうち少なくとも１回
は受信出来るようにしたものである。次にステツプS24
に移り、本シリアル通信装置としてのテスト動作を実行
する。このテスト動作については特に図示していない
が、目的として、シリアル通信装置の自身のチエツク動
作がなされれば良いし、又、本シリアル通信装置が使わ
れる機器によつても異なる為、特に限定されたものでは
無いのであるが、一例を以下に示しておく。

テストモード動作は、例えば、一般的なCPUのチエツ
クプログラムと呼ばれている入出力のチエツクのような
もので、CPUから出力されたテスト用シリアルデータを
受信データを受け取つたかのように通信装置104に与え
る。その結果、通信装置104が出力するパラレルデータ
と送信データ（シリアルアウトデータ）をCPU105がチエ
ツクするのである。勿論、通信が成功している時の状態
だけで無く、アブノーマル的な動作についてもチエツク
はなされるのである。

テストが終了するとステツプS25に移り、テストモー
ドの解除をチエツクする。そして、仮にまだ解除されて
無ければステツプS24に戻りテスト動作をもう一度繰り
返す。又、テスト動作が解除されていればステツプS11
に戻る。

次に、第20図を用いて、各スレーブ側のテストモード
イン動作について説明をする。尚、本例におけるテスト
モード動作については、説明を容易にする為マスター側
とスレーブ側に分けて説明するが、通信装置としてどの
テストモード動作をしてもよく、ハード的にも特に区別
は無い。

第20図において、テスト動作を実施する為のものとし
て、108と109の手段が付加されている。108は受信した
データのIDデータがテストモードインを示すものか否か
をチエツクするテストモードイン検出手段であつて、予
め登録されているID番号“XX"と受信したID番号を比較
するID比較回路である。109はID比較回路108の結果によ
つて本通信装置に入力する受信シリアルデータを、マス
ター側から受信したものにするか、自分自身で出力した
送信シリアルデータにするかを選択するセレクト回路で
ある。尚、自分が送出したシリアルデータなら、そのデ
ータ内のIDデータは、比較選択回路20での比較結果にお
いて受信データエラーにならないため、本通信装置での
送信データ入力で入力したデータが受信データ出力に出
てくるようになる。つまり、各センサ類の状態がそれぞ
れに対応した出力のアクチユエータ類に出力されるので
ある。尚、チエツク時は、チエツク治具等を本通信装置
に取付け、例えばスイツチ類の入力に対してLED類で受
けても良い。又、機器は取付けた状態であつても上述し
た如く治具なしでもチエツク出来るのである。

以上がスレーブ側のテスト動作であるが、上述したよ
うに全くハードだけで実施しても良いが、スレーブ側に
もマスター側のようにCPU等が存在する時には、マスタ
ーと同様なテスト動作をおこなつても良いことは言うま
でもない。

以上説明したように、各スレーブ通信装置からの返信
の有無に応じ、カウントするカウント手段を特有番号別
に複数有し、カウント値が全て所定値を越えると通信エ
ラーの判断する、あるいは複数のカウント手段のうち幾
つかのカウント値が所定値を越えると、カウント手段の
属するユニツトが存在しないと判断することにより、転
送先の通信装置の有無が機器の主制御部レベルで判断出
来るという効果がある。

又、スレーブ通信装置がない、つまりはユニツト無し
と判断するとそのユニツトに対する主制御手段からの送
信データを送出しないことにより、通信効率の向上とい
う効果もある。

又、受信データ内で指定された特有番号が主制御手段
の登録番号と判断した時は、直ちにシリアル通信を止
め、単独でテストモードに入ることにより、機器の組立
においての調整チエツクが容易に出来るという効果があ
る。

又、送信データ内の特有番号が主制御手段の登録番号
を送出したと判断すると、直ちにシリアル通信を止め、
単独でテストモードに入ることにより、調整チエツクが
容易に出来るという効果や送信データ内の特有番号を主
制御手段の登録番号で送出する時は、複数回送出するこ
とにより、単発的に起こり得る通信エラーによつて自己
診断モードに入り損なう通信装置を救うようにした効果
もある。

［発明の効果］ 以上説明したように、本発明によれば、複数ビットか
らなる通信データと前記通信データの反転データが結合
され、更に通信データ及び前記反転データの各ビットが
ビット値に基づいてそれぞれ複数のビットに変換された
変換データを受信する受信手段と、受信手段により複数
ビット受信する毎に、受信した変換データと予め決めら
れたデータとを比較し、比較結果に応じてエラーを検出
すると共に、変換データを通信データ及び反転データに
逆変換する処理を行う第１のエラー検出手段と、第１の
エラー検出手段により処理された通信データと反転デー
タに基づいてエラー検出処理を行う第２のエラー検出手
段とを有し、第１のエラー検出手段による処理を第２の
エラー検出手段による処理に先立って行うことで、装置
を大型化、高コスト化することなく、エラー検知精度を
向上させることが出来る。

例えば、通信データが10の場合、通信データ10とその
反転データ01が結合され1001となる。このデータを１を
10に０を01に変換するとすれば、結合されたデータ1001
は10010110に変換される。そして変換データ10010110の
３ビット目と７ビット目が化けて10110100となって受信
した場合第２のエラー検出手段によりエラーを検出する
ことは出来ないが第１のエラー検出手段がエラーを検出
できる。また、変換データ10010110の３ビット目と４ビ
ット目が化けて10100110となって受信した場合、第１の
エラー検出手段によりエラーを検出することはできない
が第２のエラー検出手段がエラーを検出できる。この様
に、第１のエラー検出手段及び第２のエラー検出手段で
異なるパターンのエラーを検出できるので、エラー検知
精度を向上させることが出来る。

また、第１のエラー検出手段による処理を第２のエラ
ー検出手段による処理に先立って行うことで、装置を大
型化、高コスト化することなく、エラー検知精度を向上
させることが出来る。

例えば、受信すべきデータを10010110の計８ビットと
した場合において、第１のエラー検出手段により受信し
た変換データを10を１に01を０に逆変換するとすれば、
受信データ10010110は1001となり、通信データは10、反
転データは01となり、第２のエラー検出手段によるエラ
ー検出に必要とするデータのビット数は通信データ10の
２ビット、反転データ01の２ビットの計４ビットとな
る。従って、例えば、第２のエラー検出手段として比較
器を用いたとすると、２ビット×２入力用の比較器で済
み、装置の構成を簡単にすることが出来る。また、第１
のエラー検出手段は、複数ビット受信する毎にエラー検
出を行うので、変換データの２ビット目が化けて110101
10となって受信するような場合には、第２のエラー検出
手段によるエラー検出を行わなくとも、変換データの２
ビット目を受信した時点で、即エラーを検出することが
出来る。

これを仮に、第２のエラー検出手段による処理を第１
のエラー検出手段による処理よりも先に行うとすると、
受信すべきデータを10010110の８ビットとした場合、第
２のエラー検出手段は、前半４ビットと後半４ビットと
に基づいてエラー検出処理を行わなければならず、第２
のエラー検出手段として比較器を用いたとすると、４ビ
ット×２入力用の比較器が必要になり、回路規模が大き
くなり、装置の構成も複雑化し、その分コスト高にな
る。また、エラー検出処理は、８ビット目を受信してか
らでないと行うことが出来ない。

以上説明したように、本発明は、第１のエラー検出手
段による処理を第２のエラー検出手段による処理に先立
って行うことで、装置を大型化、高コスト化することな
く、エラー検知精度を向上させることが出来るという効
果が得られるものである。

【図面の簡単な説明】

第１図は本実施例のシリアル通信装置の構成を示すブロ
ツク図、 第２図は第１図の復調及び変調回路の詳細な回路例を示
す図、 第３図，第４図は第２図に示す回路図のタイミングチヤ
ート、 第５図は第１図の比較選択回路の詳細な回路例を示す
図、 第６図は比較回路の比較条件を示した図、 第７図，第８図は第５図に示す回路図のタイミングチヤ
ート、 第９図，第10図は本実施例の変形例を示す図、 第11図は本実施例のシリアル通信装置を適用したシステ
ムの構成図、 第12図は本実施例のシリアル通信装置をマスター側に使
用する場合の分周制御例を示す図、 第13図は本実施例のシリアル通信装置をスレイブ側に使
用する場合の分周制御例を示す図、 第14図は受信エラー時にエラーを返信する回路例を示す
図、 第15図は第14図に示す回路図のタイミングチヤート、 第16図，第17図は通信エラーの検出回路例を示す図、 第18図はマスター側のテストモードの回路例を示す図、 第19図はCPU105の制御例を示すフローチヤート、 第20図はスレーブ側のテストモードの回路例を示す図で
ある。 図中、１……1/2分周回路、３……多段分周回路、３…
…タイミング発生回路、４……同期取り回路、５……分
周制御回路、６……復調変換回路、７……エラー検出回
路、８……IDデータ入力回路、９……データ入力回路、
10……データ出力回路、11,12,13,14……送信データの
ための各データ出力回路、15……データエンコーダ回
路、16……８ビツトシフトレジスタ、17,18,19……各シ
フトデータのラツチ回路、20……比較選択回路、21……
変調変換回路、22,23……ANDゲート、81,94〜96……カ
ウンタ回路、90……セレクタ回路、97……ANDゲート、1
00……主制御装置、101,101′……光通信ターミナル、1
02……ドライブ回路、102a……発光素子、103……増幅
回路、103a……受光素子、104,104′……シリアル通信
装置、105……CPU、81,94〜96……カウンタ回路、90…
…セレクタ回路、97……ANDゲート、106……セレクタ回
路、107……テスト入力手段、108……テストモードイン
検出手段、109……セレクト回路、110,120,130……ユニ
ツト装置である。

フロントページの続き (72)発明者 内山 正次 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 山田 和朗 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 竹内 誠 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭53−902（ＪＰ，Ａ) 特開 昭60−4342（ＪＰ，Ａ) 特開 昭59−218093（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数ビツトからなる通信データと前記通信
   データの反転データが結合され、更に前記通信データ及
   び前記反転データの各ビツトがビツト値に基づいてそれ
   ぞれ複数のビツトに変換された変換データを受信する受
   信手段と、 前記受信手段により複数ビツト受信する毎に、受信した
   変換データと予め決められたデータとを比較し、比較結
   果に応じてエラーを検出すると共に、前記変換データを
   前記通信データ及び前記反転データに逆変換する処理を
   行う第１のエラー検出手段と、 前記第１のエラー検出手段により処理された前記通信デ
   ータと前記反転データに基づいてエラー検出処理を行う
   第２のエラー検出手段とを有し、 前記第１のエラー検出手段による処理を前記第２のエラ
   ー検出手段による処理に先立って行うことを特徴とする
   通信装置。