JPH03270341A - バス接続回路 - Google Patents
バス接続回路Info
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- JPH03270341A JPH03270341A JP7021190A JP7021190A JPH03270341A JP H03270341 A JPH03270341 A JP H03270341A JP 7021190 A JP7021190 A JP 7021190A JP 7021190 A JP7021190 A JP 7021190A JP H03270341 A JPH03270341 A JP H03270341A
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- Japan
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- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 abstract description 5
- 238000012790 confirmation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のデータ送出回路を外部バスへ接続する
バス接続回路に関する。
バス接続回路に関する。
従来のこの種のバス接続回路では、複数のデータ送出回
路のデータ出力を直結した三状態形式の内部ハスを構成
し、外部バスへのインタフェイスとして備えるゲート回
路に入力される何れか一つのデータ送出回路の出力が有
効になるとき外部バスへのデータ送出を有効として通過
させるようなゲート信号により、外部バス上へのデータ
出力を制御する構成を有する。
路のデータ出力を直結した三状態形式の内部ハスを構成
し、外部バスへのインタフェイスとして備えるゲート回
路に入力される何れか一つのデータ送出回路の出力が有
効になるとき外部バスへのデータ送出を有効として通過
させるようなゲート信号により、外部バス上へのデータ
出力を制御する構成を有する。
第３図および第４図を参照して詳細に説明する。
第３図は従来の一例を示す回路図、第４図は第３図の主
要部におけるレベル波形の一例を示す波形図である。
要部におけるレベル波形の一例を示す波形図である。
第３図において、パッケージ９０はデータ送出回路１１
．１２を有し、バス接続回路を介してＯ系および１系の
外部バス２１．２２に接続している。バス接続回路は、
論理積回路１３．論理和回路１４，１６．インバータ】
５．およびゲート回路１７．１８を有１−でいる。論理
積回路１３は、データ送出回路１１．１２のゲート制御
信号を入力し、出力を二つの論理和回路１４．１６の一
方の一人力に接続している。論理和回路１４は論理積回
路１３から出力されたゲート制御信号と、別に用意され
た送出系統切替信号とを入力し、接続線３２をもってそ
の出力をゲート回路１７にゲート制御信号として入力す
る。インバータ１５は、上述の送出系統切替信号を入力
し、その出力を論理和回路１６の一方の入力へ接続して
いる。論理和回路１６には論理積回路１３およびインバ
ータ１５のそれぞれの出力が入力され、その出力はグー
Ｉ・回路１８にゲート制御信号として接続１−ている。
．１２を有し、バス接続回路を介してＯ系および１系の
外部バス２１．２２に接続している。バス接続回路は、
論理積回路１３．論理和回路１４，１６．インバータ】
５．およびゲート回路１７．１８を有１−でいる。論理
積回路１３は、データ送出回路１１．１２のゲート制御
信号を入力し、出力を二つの論理和回路１４．１６の一
方の一人力に接続している。論理和回路１４は論理積回
路１３から出力されたゲート制御信号と、別に用意され
た送出系統切替信号とを入力し、接続線３２をもってそ
の出力をゲート回路１７にゲート制御信号として入力す
る。インバータ１５は、上述の送出系統切替信号を入力
し、その出力を論理和回路１６の一方の入力へ接続して
いる。論理和回路１６には論理積回路１３およびインバ
ータ１５のそれぞれの出力が入力され、その出力はグー
Ｉ・回路１８にゲート制御信号として接続１−ている。
ゲート回路１７．１８は低レベルのグー１−制御信号で
通過状態を形成する低レベル駆動のゲート回路で、デー
タ送出回路１１．１２のデータ出力を一つの接続線９１
に結合１〜で入力１〜、それぞれの出力は０系および１
系の外部バス２１゜２２のそれぞれに接続ｔ２ている。
通過状態を形成する低レベル駆動のゲート回路で、デー
タ送出回路１１．１２のデータ出力を一つの接続線９１
に結合１〜で入力１〜、それぞれの出力は０系および１
系の外部バス２１゜２２のそれぞれに接続ｔ２ている。
接続線９１は抵抗器９２により高１７ベル電源に接続さ
れ、各データ送出回路１１．１２の内部インピーダンス
は低い。また、外部バス２１．２２のそれぞれも抵抗器
（図示省略）を介して高レベル電源に接続されている。
れ、各データ送出回路１１．１２の内部インピーダンス
は低い。また、外部バス２１．２２のそれぞれも抵抗器
（図示省略）を介して高レベル電源に接続されている。
第４図は、第３図のパッケージ９０内部のバス１ノベル
波形として接続線９１上の波形、ゲート回路１７．１８
のゲート制御信号のレベル波形として接続線３２上の波
形、外部バス２１上の波形の一例を示している。
波形として接続線９１上の波形、ゲート回路１７．１８
のゲート制御信号のレベル波形として接続線３２上の波
形、外部バス２１上の波形の一例を示している。
いま、タイムスロットＴＳＩ、ＴＳ２．ＴＳ３にパッケ
ージ９０からの送出データ０，１．０が送出されている
場合、タイムスロッＩ−Ｔ Ｓ ４が他の通信で通信休
止を意味する空き状態の高１７ベルになるべきとき、接
続線９１にはゲート回路で駆動された高１ノベル“ｌ″
ではなく、抵抗器９２を介した高レベルを送信する回路
が形成されるので、タイムスロットＴＳ３の低レベル“
０”から空き状態の高レベル“１”への立」ニリが遅れ
、空き状態にも拘らずタイムスロットＴＳ４のレベル１
認時点で低レベル“０′を、他のパッケージが誤検出す
る。
ージ９０からの送出データ０，１．０が送出されている
場合、タイムスロッＩ−Ｔ Ｓ ４が他の通信で通信休
止を意味する空き状態の高１７ベルになるべきとき、接
続線９１にはゲート回路で駆動された高１ノベル“ｌ″
ではなく、抵抗器９２を介した高レベルを送信する回路
が形成されるので、タイムスロットＴＳ３の低レベル“
０”から空き状態の高レベル“１”への立」ニリが遅れ
、空き状態にも拘らずタイムスロットＴＳ４のレベル１
認時点で低レベル“０′を、他のパッケージが誤検出す
る。
〔発明が解決１−ようとする課題〕
上述のように従来のバス接続回路では、データ送出回路
の出力が無効になり高インピーダンス回路にブよったと
き外部バスに接続された抵抗器（プルアップ抵抗器）に
より外部バスの空き状態、すなわち通信の休止を示す高
レベルとするように回路構成されているので、使用中の
タイムスロットに隣接するタイムスロットが空き状態に
拘らず「データあり」と誤検出ｌ−で、使用できない機
会が多いという問題点があった。
の出力が無効になり高インピーダンス回路にブよったと
き外部バスに接続された抵抗器（プルアップ抵抗器）に
より外部バスの空き状態、すなわち通信の休止を示す高
レベルとするように回路構成されているので、使用中の
タイムスロットに隣接するタイムスロットが空き状態に
拘らず「データあり」と誤検出ｌ−で、使用できない機
会が多いという問題点があった。
本発明の目的は、データ出力線を三状態による内部バス
構成とせず、全データ送出回路が無効データ送出時、デ
ータ出力線に外部バスへ空き状態を示すレベルを送出す
る論理回路を介してゲート回路に接続する一方、ゲート
回路のゲート制御信号のタイミングをゲート回路の入力
データよりも遅延させる回路構成をとることにより、上
記問題点を解決したバス接続回路を提供することにある
。
構成とせず、全データ送出回路が無効データ送出時、デ
ータ出力線に外部バスへ空き状態を示すレベルを送出す
る論理回路を介してゲート回路に接続する一方、ゲート
回路のゲート制御信号のタイミングをゲート回路の入力
データよりも遅延させる回路構成をとることにより、上
記問題点を解決したバス接続回路を提供することにある
。
本発明によるバス接続方式は、複数のデータ送出回路を
外部バスへ接続するバス接続回路において、 外部バスにデータな送出ｌ〜ないという無効データを送
出するときに所定の論理値をデータ出力するデータ送出
回路のデータ出力を入力１２、この入力されたデータの
うち無効データと排反する論理値を優先して出力する第
１の論理回路と、前記データ送出回路からの出力ゲート
制御信号を入力し出力ゲートを通過状態にする制御信号
論理値を優先して出力する第２の論理回路と、この第２
の論理回路の出力を入力１−で所定の遅延を加えて出力
する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の論
理回路の出力を入力してこの入力された信号値が無効デ
ータと同じ論理値のとき外部バスの空き状態と同じ論理
値を外部バスへ出力するゲート回路とを有する。
外部バスへ接続するバス接続回路において、 外部バスにデータな送出ｌ〜ないという無効データを送
出するときに所定の論理値をデータ出力するデータ送出
回路のデータ出力を入力１２、この入力されたデータの
うち無効データと排反する論理値を優先して出力する第
１の論理回路と、前記データ送出回路からの出力ゲート
制御信号を入力し出力ゲートを通過状態にする制御信号
論理値を優先して出力する第２の論理回路と、この第２
の論理回路の出力を入力１−で所定の遅延を加えて出力
する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の論
理回路の出力を入力してこの入力された信号値が無効デ
ータと同じ論理値のとき外部バスの空き状態と同じ論理
値を外部バスへ出力するゲート回路とを有する。
上述の手段による本発明のバス接続方式によれば、ゲー
ト回路が全データ退出回路のデータ空き状態に復旧した
とき外部バスの空き状態と同じレベルをゲート制御信号
の遅延時間で出力できるので、外部バスの空き状態を示
すレベルの復旧の遅れを最小にでき、従って他のパッケ
ージのレベル確認時点でのレベル誤認を防止できる。
ト回路が全データ退出回路のデータ空き状態に復旧した
とき外部バスの空き状態と同じレベルをゲート制御信号
の遅延時間で出力できるので、外部バスの空き状態を示
すレベルの復旧の遅れを最小にでき、従って他のパッケ
ージのレベル確認時点でのレベル誤認を防止できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の主要部での波形の一例を示す波形図である。
図の主要部での波形の一例を示す波形図である。
第１図において、従来技術の章で説明した第３図の構成
要素と同一の構成要素には同一番号符号を付与してその
説明を省略する。第１図のバス接続回路は、従来の論理
積回路１３．論理和回路１４．１６．インバータ１５．
およびゲート回路１７．１８に加え、論理積回路１９を
有している。
要素と同一の構成要素には同一番号符号を付与してその
説明を省略する。第１図のバス接続回路は、従来の論理
積回路１３．論理和回路１４．１６．インバータ１５．
およびゲート回路１７．１８に加え、論理積回路１９を
有している。
論理積回路１９は、データ送出回路１１．１２のデータ
出力を入力し接続線３１により、ゲート回路１７．１８
のそれぞれへ出力する。ゲート回路１７．１８は論理積
回路１９の出力を入力し、それぞれの出力をＯ系および
１系のそれぞれの外部バス２１．２２に接続する。
出力を入力し接続線３１により、ゲート回路１７．１８
のそれぞれへ出力する。ゲート回路１７．１８は論理積
回路１９の出力を入力し、それぞれの出力をＯ系および
１系のそれぞれの外部バス２１．２２に接続する。
次に第１図に第２図を併せ参照して本実施例の動作につ
いて説明する。第２図に示すように、タイムスロットＴ
ＳＩ、ＴＳ２．ＴＳ３で符号０゜１．０のデータを送出
している場合、パッケージ１０内の接続線３１に符号０
，１．Ｏが現われる。
いて説明する。第２図に示すように、タイムスロットＴ
ＳＩ、ＴＳ２．ＴＳ３で符号０゜１．０のデータを送出
している場合、パッケージ１０内の接続線３１に符号０
，１．Ｏが現われる。
ゲート回路１７では接続線３２が低レベルのゲート制御
信号のため通過状態に駆動され、０系外部バス２１上に
符号０，１．Ｏが現われる。タイムスロッ）ＴＳ３の符
号“０”による低レベルに続いて、タイムスロッ）ＴＳ
４で空き状態にすべきとき、データ送出回路１１．１２
のデータ出力路から外部バスの空きを示す高レベルと同
一レベルを入力する論理積回路１９は、高レベル符号を
出力する。従って、タイムスロットＴＳ４では論理和回
路１４によるゲート制御信号の遅延時間だけ外部バス上
にも高レベルが現われ、この後もプルアップ抵抗器（図
示省略）の抵抗による高レベルが維持されるので、他の
パッケージにより高レベルの空き状態が確実に認識され
る。
信号のため通過状態に駆動され、０系外部バス２１上に
符号０，１．Ｏが現われる。タイムスロッ）ＴＳ３の符
号“０”による低レベルに続いて、タイムスロッ）ＴＳ
４で空き状態にすべきとき、データ送出回路１１．１２
のデータ出力路から外部バスの空きを示す高レベルと同
一レベルを入力する論理積回路１９は、高レベル符号を
出力する。従って、タイムスロットＴＳ４では論理和回
路１４によるゲート制御信号の遅延時間だけ外部バス上
にも高レベルが現われ、この後もプルアップ抵抗器（図
示省略）の抵抗による高レベルが維持されるので、他の
パッケージにより高レベルの空き状態が確実に認識され
る。
上記実施例による論理積回路のデータ出力は高駆動力に
よる急激な立上りが実現できるので、ゲート回路の制御
遅延がこの立上りを更に確実にする。
よる急激な立上りが実現できるので、ゲート回路の制御
遅延がこの立上りを更に確実にする。
上記実施例では論理積回路および論理和回路を図示して
説明したが、データを扱う第１の論理回路、制御信号を
扱う第２の論理回路、および遅延を加える遅延回路とし
て、それぞれが上記の機能を発揮するものであれば、本
発明の回路内容は上記説明に限定されるものではない。
説明したが、データを扱う第１の論理回路、制御信号を
扱う第２の論理回路、および遅延を加える遅延回路とし
て、それぞれが上記の機能を発揮するものであれば、本
発明の回路内容は上記説明に限定されるものではない。
以上説明したように、本発明のバス接続回路によれば、
パッケージ内のデータ送出回路のデータ送出路を論理積
回路を介してゲート回路に接続する回路構成を形成する
ことにより、データ通信中のタイムスロットに隣接する
タイムスロットに空き状態の高レベルを形成するとき、
回路の接続条件に無関係に確実な符号“ｌ” （高レベ
ル）を、すなわち急激な立上りを実現できる高レベルを
実現できるので、低レベルの符号“０”に隣接するタイ
ムスロットでも確実に空き表示できるという効果が得ら
れる。
パッケージ内のデータ送出回路のデータ送出路を論理積
回路を介してゲート回路に接続する回路構成を形成する
ことにより、データ通信中のタイムスロットに隣接する
タイムスロットに空き状態の高レベルを形成するとき、
回路の接続条件に無関係に確実な符号“ｌ” （高レベ
ル）を、すなわち急激な立上りを実現できる高レベルを
実現できるので、低レベルの符号“０”に隣接するタイ
ムスロットでも確実に空き表示できるという効果が得ら
れる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の主要部の波形の一例を示す波形図、第３図は従来構
成の一例を示す回路図、第４図は第３図の主要部の波形
の一例を示す波形図である。 １０・・・・・・パッケージ、１１．１２・・・・・・
データ送出回路、１３．１９・・・・・・論理積回路（
論理回路）、１４．１６・・・・・・論理和回路（遅延
回路）、１５・・・・・・インバータ、 １７゜ ２２・・・・ 外部バス、 ８・・・・・ ３１゜ ゲ ト回路、 ２・・・・・・接続線。
図の主要部の波形の一例を示す波形図、第３図は従来構
成の一例を示す回路図、第４図は第３図の主要部の波形
の一例を示す波形図である。 １０・・・・・・パッケージ、１１．１２・・・・・・
データ送出回路、１３．１９・・・・・・論理積回路（
論理回路）、１４．１６・・・・・・論理和回路（遅延
回路）、１５・・・・・・インバータ、 １７゜ ２２・・・・ 外部バス、 ８・・・・・ ３１゜ ゲ ト回路、 ２・・・・・・接続線。
Claims (1)
- 【特許請求の範囲】 複数のデータ送出回路を外部バスへ接続するバス接続
回路において、外部バスにデータを送出しないという無
効データを送出するときに所定の論理値をデータ出力す
るデータ送出回路のデータ出力を入力し、この入力され
たデータのうち無効データと排反する論理値を優先して
出力する第１の論理回路と、前記データ送出回路からの
出力ゲート制御信号を入力し出力ゲートを通過状態にす
る制御信号論理値を優先して出力する第２の論理回路と
、この第２の論理回路の出力を入力して所定の遅延を加
えて出力する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の論
理回路の出力を入力してこの入力された信号値が無効デ
ータと同じ論理値のとき外部バスの空き状態と同じ論理
値を外部バスへ出力するゲート回路とを有することを特
徴とするバス接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070211A JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070211A JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270341A true JPH03270341A (ja) | 1991-12-02 |
| JP2552013B2 JP2552013B2 (ja) | 1996-11-06 |
Family
ID=13424963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070211A Expired - Fee Related JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552013B2 (ja) |
-
1990
- 1990-03-19 JP JP2070211A patent/JP2552013B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552013B2 (ja) | 1996-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |