JPH05181790A - Ｉｅｅｅ４８８インターフェイスとメッセージ処理法 - Google Patents

Abstract

(57)【要約】 【目的】 コントローラ又は装置をIEEE488 バスへイン
ターフェイスするのに要する機能のあるものを実用化
し、インターフェイスの性能と信頼度の向上を図ること 【構成】 マイクロプロセッサーポート１２０と、デー
タラインをデータ有効（ＤＡＶ）ラインを含むIEEE488
バス１０４と、マイクロプロセッサーポート１２０とIE
EE488 バス１０４へ結合されたトーカー回路手段１４６
及びソースハンドシェイク手段１４２等より構成されて
いて、マイクロプロセッサーとIEEE488 バス１０４を結
合しているバスインターフェイスで書込パルスの部分と
予め定義された整定期間を重合わせることによりにより
マイクロプロセッサーのデータ転送速度を改善する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にコントローラーと
装置の通信にＩＥＥＥ規格４８８．１と４８８．２を使
用したテスト用、測定用のシステムに関する。本発明は
特にコントローラーまたは装置をＩＥＥＥ４８８バスへ
インターフェイスするのに要する機能のあるものを実用
化し、インターフェイスの性能と信頼度の向上を図るた
めの方法に関する。

【０００２】

【従来の技術】機器の内部操作の実行には今日ではマイ
クロプロセッサーが用いられている。付加的に、コンピ
ューターとマイクロプロセッサーがテスト測定システム
を制御する為に使用されている。装置と制御コンピュー
ター（コントローラー）間の接続と通信には主にＩＥＥ
Ｅ４８８バスが使用されている。

【０００３】ＩＥＥＥ４８８バスは基本的にはあらかじ
め定義された複数のラインによる電気信号の送信であ
る。コントローラーより指定された装置へ、またはその
反対の方向にバスを使用して情報を伝達するための方法
を規定している前もって定義されたプロトコールがあ
る。業界の標準バスに従い、多様な機器を製造している
どのメーカーも標準ソフトパケージとインターフェイス
回路を用いれば製造機器とマイクロプロセッサーを使用
したコントローラーを接続することが可能となる。即
ち、これらの機器の購入者側は各機器ごとに特別仕様の
コントローラーを必要としなくなる。これら全ての機器
は同じ一揃いの信号ラインを使用しまた同じ一揃いの通
信プロトコールを使用しているからである。

【０００４】集積回路（チップ）がコンピューターかマ
イクロプロセッサーとＩＥＥＥ４８８バスを接続するた
めに使用される。現在のＩＥＥＥ４８８バスインターフ
ェイス集積回路（ＩＥＥＥ４８８チップ）は最新の規格
ＡＮＳＩ／ＩＥＥＥ４８８．１−１９８７とＡＮＳＩ／
ＩＥＥＥ４８８．２−１９８７（両方とも参照され使用
されているが、）刊行される以前に設計開発されたもの
である。これらのチップは、その大部分が、それ以前の
規格ＩＥＥＥＳｔｄ４８８−１９７８（やはり使用され
ている）に合致する。

【０００５】

【発明が解決しようとする課題】データ整定時間 現在入手可能であるＩＥＥＥ４８８チップの基本的な特
徴はＩＥＥＥ４８８．１のソースハンドシェイクの低速
性である。ＩＥＥＥ４８８−１９７８は、またより新し
いＩＥＥＥ４８８−１９８７も、データ整定時間Ｔ１を
定義していて、これはマルチラインメッセージ（即ち、
並列に送信された複数のビットをふくむメッセージ）を
ＩＥＥＥ４８８．１バスへ発信する全ての装置（装置と
コントローラー）により使用される。ＩＥＥＥ規格４８
８−１９７８でも４８８．１−１９８７でも、システム
の構成によってはまたソースハンドシェイクを実行する
装置により使用されるデータラインのタイプによって
は、ＴＩが違った値をとることを許す。現在のＩＥＥＥ
４８８インターフェイスには遅延ＴＩを修正できる柔軟
性がある程度あるが、最適な高速性能を実施する手段が
ない。ＩＥＥＥ４８８仕様で許容される、可能な最高速
度でマルチラインメッセージとデータ発信できないとい
うことは最新のテスト測定システムに求められ性能を満
たさないと言うことになる。柔軟性があり、かつ非常な
高速ソースハンドシェイク機能が実現できるようなＩＥ
ＥＥ４８８インターフェイス回路にたいする需要があ
る。マイクロプロセッサーアプリケーションソフトウェ
アを用いたＩＥＥＥ４８８．１バスハンドシェイクの同
期 制御装置の為のテスト測定用アプリケーションソフトウ
ェアはしばしばＩＥＥＥ４８８バス動作はＩＥＥＥ４８
８の追加通信がされる以前は静止状態にあるという仮定
のもとに書かれている。最新のＩＥＥＥ４８８チップで
はソフトウェアが、制御の同期をとったりするステップ
などの、ＩＥＥＥ４８８バスの状態に影響を与えるステ
ップをとることがないように確定する為に上記はいつで
も可能とはいえない。ＩＥＥＥ４８８バス上で全装置に
より一つのメッセージの最後のバイトが受信された時に
確定できるような、従って、ＩＥＥＥ４８８バスの継続
した通信に進む前にバスは静止状態であると保証するよ
うな、アプリケーションソフトウェアの需要がある。 可変長メッセージと最後のバイト ＩＥＥＥ４８８バスの最も有益な特徴の一つはその可変
長メッセージ（すなわち、メッセージやデータに含まれ
るバイト数が可変である）のサポートが容易であるとい
う能力である。この能力は単線の終了メッセージかマル
チラインの列の終了（ＥＯＳ）メッセージを使用してな
される。マルチラインメッセージをＩＥＥＥ４８８．１
バス上を転送するにはメッセージの最終バイトが送信さ
れるか、または受信されないうちに通信の両端末での介
入がしばしば必要となる。

【０００６】送信側での通信の接続ではＩＥＥＥ４８８
インターフェイスはメッセージの最終バイトと共に終了
メッセージが送信されるように指示されていなければな
らない。受信側では、ＩＥＥＥ４８８インターフェイス
はそれが受信する次のバイトに続くメッセージのバイト
の受信は拒絶するように指示されていなければならな
い。どちらの場合も、接続されているマイクロプロセッ
サーかコンピューター上で走っているＩＥＥＥ４８８デ
バイスドライバーのソフトウェアーは、意図したメッセ
ージ長より１バイト少なく転送できるように準備し、転
送を完了し、ＩＥＥＥ４８８インターフェイスの特殊命
令を実行し、最後に、最終バイトの転送を準備し、完了
する。一般的にはソフトウェアーがこのような種類の介
入に関与すると、システムの処理能力を損なう。さら
に、これらの侵入テクニックはドライバーソフトウェア
を非常に複雑にする。さらに悪いことには、様々な非同
期のＩＥＥＥ４８８の事象（終了メッセージの受信され
た場合のような）が複数の転送や特殊インターフェイス
コマンドにたいし様々な時間関係でもって起き、それを
解決する為にはソフトウェア上のかなりの努力が必要と
されるような競合条件が生起する。

【０００７】

【問題を解決するための手段】本発明は、要約すると、
装置かまたはコントローラーのＩＥＥＥ４８８インター
フェイスの性能と信頼性を格段に改善するような特定の
ＩＥＥＥ４８８インターフェイス機能を実現する方法を
提供する。マイクロプロセッサーのデータバス上のデー
タがその書き込みパルスのトレリングエッジより以前の
ある前もって定義された時間だけ有効なことがわかって
いる場合はメッセージの発信スピードは送信側マイクロ
プロセッサーの書き込みパルスにバス整定時間Ｔ１の一
部を重ね合わせることで改善できる。

【０００８】本発明によるインターフェイスは、イネー
ブル状態にあれば割り込み信号を使用してマイクロプロ
セッサーにＩＥＥＥ４８８メッセージの最終バイトがバ
ス上の全リスナーにより受信済みであると連絡するよう
な特殊なステイトマシンを提供することによりハンドシ
ェイクの同期を改善している。マイクロプロセッサーの
直接記憶アクセス（ＤＭＡ）コントローラーにより作ら
れるターミナルカウント信号は、マイクロプロセッサー
によりＩＥＥＥ４８８バス上の装置へ転送された複数の
バイトのメッセージ終わりを検出するのに使用される。
本発明によるインターフェイスはメッセージの最終バイ
トがＩＥＥＥ４８８バスデータラインでアサートされた
ときに自動的にＩＥＥＥ４８８バス上にＥＯＩ信号を発
生する。このことは複数のバイトのメッセージをマイク
ロプロセッサーによる発信を、先行技術のインターフェ
イスで使用されているプロタコールと比較すると、格段
に単純化する。

【０００９】ＤＭＡコントローラーのターミナルカウン
ト信号はまたＩＥＥＥ４８８バス上で一つの装置により
マイクロプロセッサーに送られるデータの損失を防ぐ。
第一の装置から長いメッセージを受信中マイクロプロセ
ッサーが他の装置を処理しなければならなくなったとき
に発生する損失が上記損失の代表的なものである。デー
タ損失はメッセージ転送の区切り点、即ち、ＤＭＡター
ミナルカウント信号が活動状態になっているときを検出
し、マイクロプロセッサーがＩＥＥＥ４８８バス上の他
の装置に応答する必要があるかどうか決定過程にある
間、第一の装置が”データ有効”を表明しないようにす
ることにより防止できる。

【００１０】

【実施例】以下の図や説明では、〜記号は論理否定、＋
記号はＯＲ論理、＆記号はＡＮＤ論理を意味する。図１
を参照しながら説明する。制御インターフェイス１００
は制御マイクロプロセッサー１０２とＩＥＥＥ４８８バ
ス１０４を接続し、そのＩＥＥＥ４８８バス１０４は例
えばデジタル電圧計、スペクトラムアナライザー、オッ
シロスコープやその他の機器のごとくＩＥＥＥ４８８バ
スを経由してコマンドやメッセージを送受するようにな
っている一つ以上の装置１０６に接続されている。本発
明のある観点ではマイクロプロセッサー１０２がＤＭＡ
データの転送を制御しまたある特別なデータの転送シー
ケンスの終了を示すためのターミナルカウント信号ＴＣ
を出力するようなＤＭＡ制御部１０８を含むことを前提
としている。

【００１１】ＩＥＥＥ４８８バス１０４はまたＧＰＩＢ
（汎用インターフェイスバス）とも呼ばれる。信号か信
号ラインの名前の前にローマ字のＮが付いているとき
は、それに負論理の信号か信号ラインを意味する。ここ
では説明に誤解が生じないように、全ての信号は正論理
表記に統一されている。

【００１２】次に、図２を用いて説明をする。本発明に
よる制御インターフェイス１００はマイクロプロセッサ
ーポート１２０とＩＥＥＥ４８８ポート１０４の二つの
ポートを含んでいる。本発明の好ましい実施例は、マイ
クロプロセッサーを使用のコントローラーがサポート１
２０へ接続され多様な装置１０６がＩＥＥＥ４８８バス
１０４へ接続されているという観点から説明されてい
る。この同じ回路１００はしかし装置１０６の内部にあ
るマイクロプロセッサーをＩＥＥＥ４８８バス１０４へ
接続する為に用いることもできる。以上のようにインタ
ーフェイス１００は装置かコントローラーをＩＥＥＥ４
８８バスへ接続するための汎用回路である。ＩＥＥＥ４
８８バス１０４の構成を図３に示す。次のラインよりな
る。 １）８ビットのデータバス ２）バス１０４上の新しいデータが一時的にアサートさ
れないようにアサートされるラインであるＮＲＦＤ（ア
サート準備不可）。具体的には、ＤＡＶ（データ有効）
信号のアサートがなされないようにされている。 ３）バス上のデータの１バイトがアサートされたとき、
アサートされるＤＡＶライン ４）メッセージの１バイトを受信中の装置がそのメッセ
ージを読み込んだ時、真論理となるＮＤＡＣ（データ受
付不可）ライン。複数の装置が同時通信メッセージを読
み込んでいるとき、ＮＤＡＣは最も低速度の装置へのバ
イトの引き渡しが完了したときのみＮＤＡＣは真とな
る。 ５）多数の装置のインターフェイス機能（即ちインター
フェイス中のステートマシン）をリセットするためにア
サートされるＩＦＣ（インターフェイスクリヤー）ライ
ン。 ６）ＩＥＥＥ４８８バス上で一つ以上の装置をアドレス
指定するより前に制御装置によりアサートされるＡＴＮ
（アテンション）ライン。ＡＴＮがアサートされると、
データバス上にて装置アドレスがアサートされる。 ７）装置がコントローラーにより処理される必要がある
ときにそれらの装置によりアサートされるＳＲＱ（サー
ビスリクエスト）ライン。 ８）コントローラーよりのコマンドに応答するためにＩ
ＥＥＥ４８８バス上の装置に命令するのにコントローラ
ーより使用されるＲＥＮ（リモートイネーブル）ライ
ン。 ９）ＥＯＩ（ｅｎｄ ｏｒ ｉｄｅｎｔｉｆｙ）ライ
ン：Ｅｎｄラインはマルチラインメッセージの最終バイ
トを示すために、ｉｄｅｎｔｉｆｙラインは処理を要請
している装置を識別するためにコントローラーにより使
用される。マイクロプロセッサーポート１２０はインタ
ーフェイスの操作モードを定義するためとＩＥＥＥ４８
８バス１０４へまたはＩＥＥＥ４８８バスから送発信さ
れるコマンドやメッセージを記憶させておくための一組
のアドレス指定できるデータレジスター１２２から１３
０までを含む。図４を説明する。ポート１２０のデータ
レジスター１２２から１３０は、コントローラーよりＩ
ＥＥＥ４８８バス１０４へデータ、マルチラインメッセ
ージとコマンドを転送する汎用レジスターである８ビッ
トのコマンド／データ出力用レジスター（ＣＤＯＲ）１
２２を含む。また、ＩＥＥＥ４８８バス１０４上の他の
装置からデータやメッセージバイトを受信するためにマ
イクロプロセッサー１０２により使用される８ビットの
データ入力用レジスター（ＤＩＲ）１２３がある。キー
レジスター１２４はマイクロプロセッサーとの通信モー
ドを指定するビットフラグを含む。２００ｎｓＴ１のみ
が本発明に関連する。

【００１３】ＣＤＯＲ１２２が制御回路はデータの新し
いバイトがＣＤＯＲに書き込まれるたびにローカルメッ
セージｎｂａ（ｎｅｗ ｂｙｔｅ ａｖａｉｌａｂｌ
ｅ）を出力する。補助レジスターＢとＩ、１２６と１２
８は、そのあるものは以下に説明されるが、ＩＥＥＥ４
８８規格により通常は要求されない機能の目的に使用さ
れる。

【００１４】レジスター１３０は、以下に詳しく説明さ
れるが、ＳＹＮＣビットとＳＹＮＣＩＥビットを記憶す
る。このレジスター１３０の他のビットはＥＮＤビット
とＤＩ（データイン）ビットを含む。ＥＮＤビットは、
ＥＯＩラインがアサートされてＧＰＩＢ１０４上の装置
よりメッセージバイトをインターフェイス１００が読む
時はいつもセットされて、メッセージの最終バイトが転
送済みということを示す。ＤＩビットは、インターフェ
イス１００がＧＰＩＢ上の装置からメッセージバイトを
読みとる時はいつもセットされる。

【００１５】再度図２を参照しながら説明する。マイク
ロプロセッサーポート１２０はまた、ローカルコマンド
を生成するためマイクロプロセッサーバスからのアドレ
ス、データ、や読み込み／書き込み信号を復号するデコ
ーダー１３２を含む。デコーダ１３２により生成するロ
ーカルコマンドのうち本発明に関連するものは次のもの
を含む：ｃｏｎｔ（連続モード）、ｒｄｄｉｒ（レジス
ターのデータ読みとり）、ｗｒｃｄｏｒ（コマンド／デ
ータ出力レジスターへの書き込み）、ｒｄｈｆ（ハンド
シェイクホールドオフの解放）、ｈｌｄａ（全てにたい
しホールドオフ）、ｈｌｄｅ（ｅｎｄモードにたいしホ
ールドオフ）、ｈｌｄｉ（即時ホールドオフ）、ｈｏｌ
ｄｏｆｆ（ホールドオフ、即ち、さらなるデータの転送
を停止）、ｐｏｎ（パワーオンリセット）、ｃｌｅａｒ
ｓｙｎｃ（ｓｙｎｃ状態より抜けでるためにｓｙｎｃ
ビットをクリヤー）、ｓｅｔ ｓｙｎｃ（ｓｙｎｃビッ
トをセット）、ｓｅｏｉ（ＥＯＩを転送）、とＣＤＯＲ
１２２により生成されたｎｂａ（ｎｅｗ ｂｙｔｅ ａ
ｖａｉｌａｂｌｅ）信号をリセットするためのｎｂａｆ
（ｎｅｗ ｂｙｔｅ ａｖａｉｌａｂｌｅ ｆａｌｓ
ｅ）。

【００１６】ＩＥＥＥ４８８バスハンドシェイクの同期
がとれた時を検出するのに使用されるＳＹＮＣステート
マシン１４０がある。ソースハンドシェイクステートマ
シン１４２はメッセージかデータをバス１０４へ発信す
るときに使用される。ソースとはマイクロプロセッサー
からＧＰＩＢ１０４に接続の装置へデータを送り出すと
いうことである。

【００１７】アクセプターハンドシェイクステートマシ
ン１４４は、ＧＰＩＢ１０４上の装置からマルチライン
メッセージを読みとる（即ち、受信する）時、使用され
る。トーカーステートマシン１４６はＧＰＩＢ上の装置
へのその装置固有のメッセージの転送を制御するために
使用される。リスナーステートマシン１４８はＧＰＩＢ
上の装置からそれら装置固有のメッセージの受信を制御
するために使用される。サービスリクエストステートマ
シン１５０は活動状態にあるバスコントローラーからの
処理を依頼するためにＩＥＥＥ４８８バス上のＳＲＱ信
号をアサートする。コントローラーステートマシン１６
０はＧＰＩＢ１０４上の装置へインターフェイスメッセ
ージ（たとえば、トリガー、クリアー、やアドレス指定
メッセージ）転送するためにいつソースハンドシェイク
ステートマシン１４２が使用されるかを決定している。
コントローラーステートマシン１６０はまたＧＰＩＢ上
の装置による処理リクエストもまた取り扱う。

【００１８】図２に示されたステートマシンは、それぞ
れのステートマシンがその他のステートマシンよりの信
号を使用できるように、内部バスと信号ライン１６２に
より相互接続されている。Ｔ１の生成によるＣＤＯＲへの重複書き込み 図５Ａと図５Ｂに示されるように、ＩＥＥＥ４８８規格
に従い、マルチラインメッセージかコントローラーによ
り転送されるデータがＩＥＥＥ４８８バス上で有効とな
る以前少なくとも３５０ナノセコンドのデータ整定時間
（Ｔ１）が必要となる。ある条件では、システムの構成
によっては、データ整定時間（Ｔ１）は５００ナノセコ
ンドか２マイクロセコンドでなければならないというこ
とも考慮されねばならない。さらに、各々のメッセージ
の第一バイトは追加整定時間を必要とする。

【００１９】ＩＥＥＥ４８８インターフェイスの以前の
実施例ではコントローラーの書き込みストローブのトレ
ーリングエッジにて、このデータ整定時間、即ち、Ｔ１
のカウントを開始していた。しかし、多くの条件下で
は、書き込みストローブのトレーリングエッジよりまえ
少なくとも１５０ナノセコンドの間はマイクロプロセッ
サーのデータバス上にてデータは有効である。したがっ
て、書き込みストローブの最後の１５０ナノセコンドへ
データ整定時間（Ｔ１）を重ねればデータ通信スピード
改善される。少なくともコントローラーバス上のデータ
が上記のごとく１５０ナノセコンドの間有効であるとわ
かっている条件下では。

【００２０】本発明は、書き込みストローブのトレーリ
ングエッジより３５０ｎｓの代わりに２００ｎｓだけカ
ウントするようにソースハンドシェイクに、セットされ
た場合は、指示するような２００ｎｓＴ１ビットをセッ
トする事による重ね合わせを利用している。透過ラッチ
でＣＤＯＲレジスターを実施する事により、ＧＰＩＢ上
の必要なデータの設定（Ｔ１遅れ）にＣＤＯＲの書き込
みを重ねることが可能となる。重ね合わせにより、ＧＰ
ＩＢ転送完了に要する時間は重ね合わせの幅だけ短くで
きる。これにより、ＧＰＩＢを経由してのより高速な転
送速度が実現できる。コマンド／データ出力レジスターＣＤＯＲ 図４に示すごとく、コマンド／データ出力レジスター
（ＣＤＯＲ）は、インターフェイスがＧＰＩＢトーカー
かアクティブコントローラーの時コンピューターからＧ
ＰＩＢ１０４へデータを移すのに使用される８ビットの
書き込み専用のレジスターである。出力データは個別に
このレジスターによりラッチされＤＩＲ（データ入力レ
ジスター）よりの読み込みによっても破壊はされない。
バイトがＣＤＯＲに書き込まれると、ＧＰＩＢソースハ
ンドシェイク（ＳＨ）機能が起動され（即ち、ローカル
メッセージｎｂａ、new byte availableが真）、そのバ
イトはＧＰＩＢへ転送される。このレジスターはまた直
接記憶アクセス（ＤＭＡ）コントローラーにより書き込
みができる。ＣＤＯＲは透過ラッチであり、従って、書
き込みサイクルの間マイクロプロセッサーのデータバス
上に何か変化があればそれはＧＰＩＢデータバスに反映
される。キーレジスター（ＫＥＹＲ） キーレジスターは書き込み専用のレジスターである。Ｋ
ＥＹＲのビットパターンは図４に示される。２００ｎｓ
Ｔ１遅れビットがマイクロプロセッサーによりセットさ
れれば、インターフェイス１００がＧＰＩＢ１０４にた
いしデータを発信するために使用されるときは、インタ
ーフェイス１００は非常に短いデータ整定時間（２００
ナノセコンド）を生成する。 補助レジスターＢ（ＡＵＸＲＢ） ＡＵＸＲＢ内のＴＲＩビットはインターフェイス回路の
ソースハンドシェイクのタイミングＴ１を決定する。Ｔ
ＲＩは三状態ＧＰＩＢドライバーが使用されていれば高
速データ転送速度（Ｔ１≧５００ｎｓ）実現するために
マイクロプロセッサーによりセットされる。ＴＲＩがセ
ットされると初めのデータバイトが転送された後、ソー
スハンドシェイクのＴ１としての高速度タイミングが可
能にする。ＴＲＩをクリヤーすると低速度タイミング
（Ｔ１≧２マイクロセコンド）を可能とする。Ｔ１遅れ
は、ＡＵＸＲＩのＶＳＴＤビットをセットするかキーレ
ジター１２４の２００ｎｓＴ１ビットをセットする事に
より、さらに短くできる。補助レジスターＩ（ＡＵＸＲＩ） ＡＵＸＲＩのＶＳＴＤビットをセットすると、ソースハ
ンドシェイク機能によるデータセットアップの為のＴ１
遅れの値が、ＡＴＮのアサート解除の後転送される二番
目とそれに続くデータバイトの為に、３５０ｎｓに設定
される。もしこのビットがクリヤーされると、Ｔ１の値
はＡＵＸＲＢのＴＲＩビットにより決定される。ソースハンドシェイク（ＳＨ） ソースハンドシェイクステートマシンはＩＥＥＥ４８
８．１規格に示されている状態図とは異なっている。状
態ＳＷＮＳとＳＩＷＳは除去されている。これら状態は
新バイトが使用可能（ｎｂａ）というローカルメッセー
ジが偽転送した場合を記録していた。好ましい実施例に
おけるソースハンドシェイクの状態図を図６に示す。

【００２１】ソースアイドルステート（ＳＩＤＳ）：
ＳＩＤＳではソースハンドシェイク機能は割り込み禁止
とされる。ソースハンドシェイク機能はＳＩＤＳでオン
となり、インターフェイス１００がバイトをＧＰＩＢ１
０４へ発信してやる必要があるような状態（アクティブ
ステート状態（ＴＡＣＳ）、直列ポートアクティブ状態
（ＳＰＡＳ）、かまたはコントローラーアクティブ状態
（ＣＡＣＳ））にインターフェイス１００があるとき、
ソースハンドシェイク機能はＳＩＤＳからＳＧＮＳへ移
る。ソースハンドシェイク機能は上記状態の何れもがア
クティブでないときはｔ２以内にＳＩＤＳに復帰する
（ｔ２はＩＥＥＥ４８８．１規格で説明定義されてい
る。） ソース生成状態（ＳＧＮＳ）： ＳＧＮＳではインター
フェイス１００はＧＰＩＢ１０４のＤＩＯライン上でＣ
ＤＯＲを駆動しているが、また、コマンドバイトかデー
タバイトかまたは新バイト使用可能（ｎｂａ）メッセー
ジを出すより前に使用可能となるように直列ポート応答
を待って待機している。ソーストハンドシェイク機能は
ローカルメッセージｎｂａが真となった時、ＳＧＮＳよ
りＳＤＹＳ１へ移る。

【００２２】ソース遅延状態１（ＳＤＹＳ１）： ＳＤ
ＹＳ１ではソーストハンドシェイク機能は少なくともＴ
１の間はＧＰＩＢ１０４のＤＩＯライン上でＣＤＯＲに
新バイトを駆動する。Ｔ１の時間が経過するとソースト
ハンドシェイク機能はＳＤＹＳ１を出てＳＤＹＳ２に移
る。 ソース遅延状態２（ＳＤＹＳ２）： ＳＤＹＳ２ではＤ
ＩＯラインは少なくともＴ１の間は有効なデータですで
に駆動されており、ソーストハンドシェイク機能はＤＡ
Ｖ（データ有効）をアサートする前に全てのリスナーが
ＮＲＦＤ（データへの準備できていない）のアサート解
除するのを待っている。ソーストハンドシェイク機能は
ＮＲＦＤをアサートするリスナーがまったくなくなると
直ちに、ＳＤＹＳ２を出てＳＴＲＳに移る。

【００２３】ソース転送状態（ＳＴＲＳ）： ＳＴＲＳ
ではソーストハンドシェイク機能はＤＡＶをアサート
し、ＧＰＩＢ ＤＩＯライン上のデータが有効であるこ
とを示す。全てのリスナーがＮＤＡＣ（データ読みとり
しない）のアサートの解除を一度おこなうと、ソースト
ハンドシェイク機能はＳＴＲＳを出てＳＧＮＳに復帰す
る。ｎｂａが真のときは、ソーストハンドシェイク機能
はＳＧＮＳよりＳＤＹＳ１へ移る。

【００２４】ソーストハンドシェイク機能はＴ１遅延時
間により指定される時間だけＳＤＹＳ１にとどまり、Ｇ
ＰＩＢ ＤＩＯラインのＣＤＯＲの内容を駆動する。Ｔ
１はＴＲＩ、ＶＳＴＤと２００ｎｓＴ１ビットの値とＨ
ＳＴＳにより決定される（図７と次の表を参照）。ＨＳ
ＴＳはＡＴＮのアサート解除が転送された後の最初のデ
ータバイトの後に入力される。これにより、ＡＴＮが真
となるまでの次に続く全てのバイトのバス整定時間が短
くできる。インターフェイスがアクティブコントローラ
ーの時（即ち、ＡＴＮがアサートされている時）はＨＳ
ＴＳはいつも偽である。 ２００ｎｓ ＴＲＩ ＶＳＴＤ 〜ＨＳＴＳ ＨＳＴＳ Ｔ１ビット コマンドと 続くデータ 第一データバイト バイトの のＴ１遅延 Ｔ１遅延 ──────────────────────────────────── ０ ０ ０ ２．０ｕｓｅｃ ２．０ｕｓｅｃ ０ ０ １ １．１ｕｓｅｃ １．１ｕｓｅｃ ０ １ ０ ２．０ｕｓｅｃ ５００ｎｓ ０ １ １ １．１ｕｓｅｃ ３５０ｎｓ １ × × 同 上 ２００ｎｓ＋重 ね合せの幅 上記の表での時間値は書き込みパルスのトレーリングエ
ッジより遅延である。従って、ＴＲＩとＶＳＴＤがセッ
トされ、２００ｎｓＴ１がクリヤーされると、まだ１５
０ｎｓの重ね合わせがあり、さらに書き込みパルスのト
レーリングエッジの後３５０ｎｓの遅れがあり、これら
全て合計するとＩＥＥＥ４８８規格で要求されている５
００ｎｓのＴ１遅延を満足する。

【００２５】図５Ｂに示すように、この計画案は五つの
予想Ｔ１トリガー信号を出力する多出力時間カウンター
１８０により実行できる。このカウンター１８０はソー
ストハンドシェイクステートマシン（図６参照）がＳＤ
ＹＳ１状態にある時にのみイネーブルされる。簡単なマ
ルチプレクサー１８２により、ＨＳＴＳ、ＴＲＩ、ＶＳ
ＴＤと２００ｎｓＴ１信号の値に基づき、上記五つの信
号より最も適する信号を選択し、Ｔ１信号として出力す
るが、これはまたソーストハンドシェイクステートマシ
ンでＳＤＹＳ１よりＳＤＹＳ２に遷移するために使用さ
れる。

【００２６】Ｔ１により指定された時間が経過すると、
ＳＤＹＳ２が入力される。ＧＰＩＢハンドシェイクの同期検出 本発明はＩＥＥＥ４８８インターフェイスによるマルチ
バイトメッセージ処理を改良する。具体的には、割り込
み信号を用いてバス上の全てのリスナーによりＩＥＥＥ
４８８メッセージの最終バイトが読みとり完了したこと
をマイクロプロセッサーに通信する方法を本発明は提供
する。改良機能を駆動するためには、マイクロプロセッ
サーは図４に示されるレジスター１３０のＳＹＮＣ Ｉ
Ｅ（同期割り込みイネーブル）ビットに１を書き込む。
ＳＹＮＣ ＩＥビットがセットされ、ＳＹＮＣステート
マシン（図２）がＳＹＮＣ状態にはいると、割り込み信
号がマイクロプロセッサーの送られて、メッセージの終
わったことを示す。 ＳＹＮＣ機能 ＳＹＮＣ機能はＩＥＥＥ４８８規格には定義されていな
い。それはインターフェイスの特別なＳＹＮＣビットを
制御し、ＧＰＩＢが転送の終了に同期をとることを完了
したことを示す（最後のバイトが転送された後ＤＡＶが
アサート解除されたときにＧＰＩＢは同期が取れたとい
う）。ＳＹＮＣビットは、ＧＰＩＢハンドシェイクが完
了していれば、転送の完了時にセットされる。

【００２７】ＳＹＮＣ機能は遷移の為のたいへん複雑な
項を持つ一つのステートマシンとして現実に実用化でき
るかもしれないが、その利用法は、ＤＭＡ（直接記憶ア
クセス）読み込み、ＤＭＡ読み込み、プログラムＩ／Ｏ
読み込み、プログラムＩ／Ｏ書き込みの為には、実質的
に異なるので、四つの状態図が図の中に含まれる。その
全ての場合につきＳＹＮＣビットはＳＹＮＣ状態でのみ
セットされる。さらに、ＳＹＮＣビットがセットされか
つマイクロプロセッサーが前もってＳＹＮＣＩＥビット
をセットしているときのみ、割り込みは（マイクロプロ
セッサーに指示するために）生成される。プログラムされたＩ／Ｏ書き込みＳＹＮＣ機能 ＳＹＮＣステートマシンのプログラムされたＩ／Ｏ書き
込みヴァージョンの状態図が図８に示される。ＳＹＮＣ
ステートマシンがこのモードとなるためにはインターフ
ェイス回路はＴＡＣＳ（トーカーアクティブステート）
かＣＡＣＳ（コントローラーアクティブステート）でな
ければならず、メッセージ発信のためにＤＭＡを使用し
てはならない。

【００２８】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もしＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）ステートマシ
ンはＳＹＮＣを出てＷＣＷＳへ遷移する。マイクロプロ
セッサーのドライバーソフトウェアーはクリヤーｓｙｎ
ｃのコマンドを生成するが、そのコマンドは、ＣＤＯＲ
にたいしプログラムされたＩ／Ｏ転送の最終データバイ
トを書き込む前にＳＹＮＣビットをクリヤーするため、
インターフェイスへクリヤーｓｙｎｃパルスを生成させ
る。

【００２９】書き込みサイクル待ち状態（ＷＣＷＳ）：
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＤＶＷＳへ遷移
する。 データ有効待ち状態（ＤＶＷＳ）： ＤＶＷＳでは、ス
テートマシンはバイトが発信されるのを待っている。Ｄ
ＡＶ（データ有効）がアサートされているとき（最終バ
イトが発信されているとき）ステートマシンはＤＶＷＳ
を出てＷＳＮＳへ入る。

【００３０】同期待ち状態（ＷＳＮＳ）： ＷＳＮＳで
は、ＤＡＶは転送の最終バイトの為にアサートされてい
て、ステートマシンは、ＳＹＮＣビットがセットされる
前に、ＤＡＶがアサート解除となるのを待っている。ス
テートマシンは、ＤＡＶが偽となるとＳＹＮＣ状態に帰
る。ＤＭＡ書き込みＳＹＮＣ機能 ＤＭＡ書き込み期間のＳＹＮＣステートマシンの状態図
を図９に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＴＡＣＳかＣＡＣＳで
なければならない。

【００３１】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もし、クリヤーｓｙｎｃのコマンド発
信されると、ＳＹＮＣステートマシンはＳＹＮＣを出て
ＴＣＷＳに入る。ドライバーソフトウェアは、ＤＭＡ書
き込み操作を始める前にＳＹＮＣビットをクリヤーしな
ければならない。

【００３２】ターミナルカウント待ち状態（ＴＣＷ
Ｓ）： ＴＣＷＳ状態では、ＳＹＮＣステートマシン
は、ＴＣ（ターミナルカウント）がアサート（ＤＭＡ転
送の最終バイトがＣＤＯＲに書き込まれたとき）された
状態で、ＣＤＯＲへＤＭＡ書き込みアクセスがなされる
のを待っている。マイクロプロセッサーのＤＭＡコント
ローラがＣＤＯＲへ（ＴＣ信号により示されるように）
メッセージの最終バイト書き込んだ瞬間に、ＳＹＮＣス
テートマシンはＴＣＷＳからＤＶＷＳへ入る。

【００３３】データ有効待ち状態（ＤＶＷＳ）： ＤＶ
ＷＳでは、最終バイトはＣＤＯＲに書き込まれていて、
ＳＹＮＣステートマシンはバイトが発信されるのを待っ
ている。ＤＡＶがアサートされるとき（最終バイトが発
信されているとき）ＳＹＮＣステートマシンはＤＶＷＳ
からＷＳＮＳへ入る。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶは
アサートされて、ＳＹＮＣステートマシンは、ＳＹＮＣ
ビットがセットされる前に、ＤＡＶがアサート解除され
るのを待っている。ＤＡＶが偽となると、ＳＹＮＣステ
ートマシンはＳＹＮＣ状態に帰る。

【００３４】ＤＭＡ書き込み操作中に、ＳＹＮＣ機能が
有効となるためには、ＣＤＯＲの最終バイトの書き込み
サイクルの間、ＤＭＡコントローラーはＴＣ信号をアサ
ートできなければならない。プログラムされたＩ／Ｏ読み込みＳＹＮＣ機能 プログラムされたＩ／Ｏ読み込みの期間のＳＹＮＣステ
ートマシンの状態図を図１０に示す。ＳＹＮＣステート
マシンがこのモードとなるためには、インターフェイス
はＬＡＣＳ（リスナーアクティブステート）でなければ
ならない。

【００３５】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。ＤＡＶがアサートされると、ＳＹＮＣ
ステートマシンはＳＹＮＣを出てＷＳＮＳへ遷移する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶが
アサートされる。ＤＡＶのアサートが解除されると、Ｓ
ＹＮＣステートマシンはＳＹＮＣへかえる。プログラム
されたＩ／Ｏ読み込み時、ＤＡＶが偽のときＳＹＮＣビ
ットはセットされ、ＤＡＶが真のとき、ＳＹＮＣビット
はクリヤーされる。

【００３６】プログラムされたＩ／Ｏ読み込み時には、
ＳＹＮＣビットは各バイトごとに切り替わり、したがっ
て、ＳＹＮＣビットは、ＤＩＲから転送の最終バイトの
読み込みが終わってしまうまでは、ポールされたり、割
り込みのためイネーブルされたりしてはならない。プロ
グラムされたＩ／Ｏ読み込み時には、クリヤーｓｙｎｃ
のコマンドは発信されてはならない。ＤＭＡ読み込みＳＹＮＣ機能 ＤＭＡ読み込み時のＳＹＮＣステートマシンの状態図を
図１１に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＬＡＣＳになければな
らない。

【００３７】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もしＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）ステートマシ
ンはＳＹＮＣを出てＷＣＷＳへ遷移する。ドライバーソ
フトウェアーはＤＭＡ転送を開始する前にＳＹＮＣビッ
トへクリヤーしなければならない。

【００３８】書き込みサイクル待ち状態（ＷＣＷＳ）：
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＷＳＮＳへ遷移
する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、クリヤー
ｓｙｎｃパルスが受信されて、ＤＡＶがアサートされ
る。ＤＡＶのアサートが解除されると、ＳＹＮＣステー
トマシンはＷＳＮＳをぬけてＳＹＮＳへはいる。

【００３９】同期状態（ＳＹＮＳ）： ＳＹＮＳでは、
ＧＰＩＢは同期がとられる（ＤＡＶはアサートされてい
ない）。ＤＡＶがアサートされると、ＳＹＮＣステート
マシンはＳＹＮＳを抜けでてＷＳＮＳにはいる。もし、
ＬＢＲＳがアクティブなら（ＤＭＡコントローラーによ
りＤＭＡ転送の最終バイトが読みとられたことを意味す
る）、ＳＹＮＣステートマシンはＳＹＮＳを抜け出てＳ
ＹＮＣへ帰る。

【００４０】非最終バイト読み込み状態（〜ＬＢＲ
Ｓ）： ＬＢＲＳでは、ＳＹＮＣステートマシンは、Ｄ
ＭＡ転送の最終バイトをＤＭＡコントローラーが読むの
を待っている。セットｓｙｎｃコマンドが発信されたか
または、ＴＣ（ターミナルカウンタ）が真のときＤＩＲ
が（ＤＭＡコントローラー）ＤＡＣＫアクセスにより読
み込まれたときに、ＳＹＮＣステートマシンは〜ＬＢＲ
Ｓを抜けでてＬＢＲＳに入る。

【００４１】最終バイト読み込み状態（ＬＢＲＳ）：
ＬＢＲＳでは、ＤＭＡ転送の最終バイトはＤＩＲから読
み込まれているか、セットｓｙｎｃコマンドが発信され
ているかである。マイクロプロセッサーがクリヤーｓｙ
ｎｃコマンドを発信したとき、ＳＹＮＣステートマシン
はＬＢＲＳを抜けでて〜ＬＢＲＳに帰る。 ＳＹＮＣ機能が動作し始めると、それはバイトごとに、
ＷＳＮＳとＳＹＮＳを交互に切り替わる。ＳＹＮＳでは
ＬＢＲＳが真なら、ＳＹＮＣ機能はＳＹＮＣに移る。Ｄ
ＩＲ（データ入力レジスター）からの最終バイトを読み
とっている間ターミナルカウントまで行くとこの動作は
自動的に行われる。しかし、そうならなければ（即ち、
タイムアウトか早期終了が検出されたら）、ＬＢＲＳは
セットｓｙｎｃコマンドを発信する事によりセットさ
れ、したがって、ＳＹＮＣビットがセットされる（即
ち、ＧＰＩＢは同期がとられる）。ＤＭＡ転送でのハンドシェイクホールドオフと自動最終
バイト処理 ＩＥＥＥ Ｓｔｄ４８８はローカルメッセージｒｆｄ
（データにたいする準備）、を定義しているが、これは
マイクロプロセッサーによりデータの各バイトが受信さ
れる前に、発信される。このｒｆｄメッセージはバスの
ＮＲＦＤライン上で転送される（図３参照）。ローカル
メッセージの発信はＧＰＩＢの信号ラインに、トーカー
が次のデータバイトをＧＰＩＢを上を転送するのを許容
するように影響を与える。最大のデータ転送速度を得る
ためこのローカルメッセージはインターフェイスがもう
１バイト受信準備できたときはいつでもデータ転送サイ
クルの間は自動的にアサートされる。

【００４２】データ転送の最終バイトの後、しかし、マ
イクロプロセッサーはローカルｒｆｄメッセージをイン
ヒビットして、トーカー装置がさらにバイトを送信しな
いようにしてやる必要がある。例えば、マイクロプロセ
ッサーで走っているアプリケーションソフトが装置より
１００バイト読みとることを要求し、何かの理由でその
装置が１００バイトよりも多くの送信すべきバイトを持
っているとすると、１０１番目のバイトの転送はアプリ
ケーションソフトが特にさらなるバイトを要求するまで
インヒビットされる。１００バイトの受信が完了した瞬
間にはマイクロプロセッサーにとってはアプリケーショ
ンがさらにバイトを必要としているか、不足している
か、またはアプリケーションが次のバス動作を意図して
いるのか解らないので、最も安全なコースは続くバイト
の到着をインヒビットする事である。続くバイトの到着
を阻止するために、先行技術を使用した装置は、次の
（即ち、最終の）のバイト受信された後、インターフェ
イスがｒｆｄローカルメッセージを発信しないように効
果的に指示するため、転送の最終のすぐ前のバイトと最
終のバイトの間にソフトウェアの介入を必要としてい
た。このようなソフトウェアーはシステムの性能を劣化
させるだけでなく、インターフェイスを制御するドライ
バーソフトウェアを大幅に複雑化している。これによる
と、全ての入力データの転送は次の二つの部分に分割さ
れる必要がある。即ち、グループとして転送される、通
常ＤＭＡによる、初めのｎ−１のバイトとそれに続く１
バイトの第二の転送である。これら二つの転送の間、マ
イクロプロセッサーのソフトウェアはインターフェイス
に標準ｒｆｄメッセージを発信しないように指示する。
転送を分割する複雑さに加えて、二つに分解された部分
の間に発生しうる非同期のＧＰＩＢ事象（例えば、ＥＮ
Ｄメッセージの入力）があり、これらは、様々な競合条
件を発生させてしまい、それらを避けるためには、先行
技術のみを使用するとすれば、非常に複雑なソフトウェ
アが必要となってしまう。

【００４３】本発明は、全転送が始まらないうちに、最
終バイトｒｆｄインヒビットコマンドを前もってプログ
ラムすることにより、ソフトウェアの介入の必要性を軽
減している。全転送はそれを分割する事無しに、実行で
き、インターフェイスはｒｆｄをインヒビットするため
に最終バイトより前に自身をプログラムできる。この特
徴は処理能力を向上させ、先行技術を使用した装置では
必要とされていた以前のソフトウェア介入を無くするこ
とにより、ソフトウェアの複雑さを大幅に減じている。

【００４４】書き込み操作（ＧＰＩＢ上の装置にデータ
が転送されること）にも同様な条件が存在する。最終バ
イトが送信される前に、ＩＥＥＥ４８８インターフェイ
スは、ＧＰＩＢのＥＯＩラインをアサートする事によ
り、最終バイトとともにＥＮＤメッセージを送信するよ
うにプログラムされなければならない。先行技術を使用
したインターフェイスでこのプログラムを実行しようと
すると、すでに述べたように、ソフトウェアの介在が必
要であったし、処理能力が低下とソフトウェアの複雑さ
がもたらされていた。本発明によると、最終バイトのプ
ログラムを前もって準備し、ソフトウェア介入無しに全
転送を実行させている。

【００４５】マイクロプロセッサーの直接記憶アクセス
（ＤＭＡ）コントローラーは、ＤＭＡ転送の最終ワード
がバイトに達した時を決定するのに使用されるカウンタ
ーを含む。ＤＭＡコントローラーは、マイクロプロセッ
サーにより読みとられたり、書き込まれたりする最終ワ
ードがバイトの値にＤＭＡコントローラーが達した時
に、アサートされるような信号、ここではＴＣと呼ばれ
る、を出力する。次に説明されるように、この本発明に
よるＴＣ信号はデータがＧＰＩＢから読みとられている
ときハンドシェイクホールドオフをトリガーするために
使用され、データがＧＰＩＢに発信されているときは、
ＥＮＤメッセージの生成をトリガーするのに使用され
る。

【００４６】ＡＣＣビットをセットするとＧＰＩＢ Ｄ
ＭＡ転送で自動キャリーサイクルがイネーブルされる。
ＧＰＩＢ ＤＭＡ読みとりの間、ＡＣＣビットがセット
されると、アクセプターハンドシェイク機能はＤＭＡコ
ントローラーにより読みとられた最終バイト（即ち、読
みとり中、そこでＴＣ信号が生成されたバイト）でＲＦ
Ｄ（データ準備）ホールドオフを実行する。フィニィシ
ュハンドシェイク補助コマンドを発信するとホールドオ
フは解除される。 アクセプターハンドシェイク ＩＥＥＥ４８８インターフェイス１００のアクセプター
ハンドシェイクの状態図は図１２に示される。次の表は
アクセプターハンドシェイクの各状態の出力と動作を列
挙している。 状態 ＲＦＤ ＤＡＣ その他の動作 ＡＩＤＳ （Ｔ） （Ｔ） アクセプターハンドシェイクはアイドル ＡＮＲＳ Ｆ Ｆ ＲＦＤホールドオフ状態 ＡＣＲＳ （Ｔ） Ｆ データ受信可能状態 ＡＤＹＳ Ｆ Ｆ ＡＴＮが偽のとき −データをＤＩＲへラッチ −ＤＩ（データ入力）ビットをセットし 適当なら、ＥＮＤビットもセットＡＴ Ｎが真のとき −コマンドがデコードされ、適当な割り 込みがセットされる。

【００４７】 −もしコマンドがＤＡＣ（データ受信） ホールドオフを必要とすれば、ＳＤＨ Ｓがセットされる。 ＡＣＤＳ Ｆ Ｆ ＤＡＣホールドオフ状態 ＡＷＮＳ Ｆ （Ｔ） ＤＡＶがアサート解除する（新しいサイ クルが始まる）のを待っている。

【００４８】本発明によるアクセプターハンドシェイク
の実行方法はＩＥＥＥ４８８．１規格に示されている状
態図とは異なっている。ＩＥＥＥ４８８．１のＡＣＤＳ
状態はＡＤＹＳとＡＣＤＳの二つの状態に分けられてい
る。ＡＤＹＳはＤＡＶがアサートされた後に入ることが
でき、かつまたデータがＤＩＲにストローブされ、ＧＰ
ＩＢコマンドの受信に付き動作できるような状態であ
る。アクセプターハンドシェイクにより生成される全割
り込み状態ビットはこの状態によりセットされる。ＡＣ
ＤＳ状態にはＡＤＹＳ状態に入って１クロックサイクル
（Ｔａｈ２）後入り、装置がＤＡＣ（データ受信完了）
ホールドオフの間そこにとどまるようなホールド状態と
して使用される。ＡＮＲＳはＲＦＤホールドオフ状態で
ある。ＲＦＤホールドオフ状態を解除するためには、Ａ
ＴＮがアサートされるか、ローカルメッセージｒｄｙが
クリヤーされなければならない。

【００４９】ローカルメッセージｒｄｙは次のように定
義される。ｒｄｙ＝〜ＡＮＨＳ１＆〜ＡＮＨＳ２＆〜ｒ
ｄｄｉｒ＆〜ｄｈｄｆアクセプターハンドシェイク機能
がＡＣＲＳにあり、ＡＴＮが偽であれば、ｒｈｄｆかｈ
ｌｄｉコマンドを発信するかまたはＤＩＲ（ｒｄｄｉ
ｒ）を読み込むかすればＡＮＲＳに遷移する。この遷移
はＩＥＥＥ４８８規格では許可されていない。従って、
ＡＣＲＳにて、上記動作を実行しないようにする事は制
御プログラムの責任となる。

【００５０】アクセプターステートマシンはアクセプタ
ーハンドシェイク機能を実行するためされた五つの状態
図を使用している。図１３に示されるＡＤＨＳ状態図は
ＤＡＣホールドオフを実行するのに使用される。ＡＤＨ
Ｓは、その受信によりＤＡＣホールドオフ（状態図では
ＳＤＨＳで表される）を実行する為にインターフェイス
が構成されるているようなコマンドを受信すれば、セッ
トされる。ＡＴＮがアサートされ、ＡＤＨＳが真なら、
アクセプターハンドシェイクは、ＡＤＨＳかＡＴＮが偽
となるまでＡＣＤＳにとどまる。ＤＡＣホールドオフは
ＡＤＨＳをクリヤーする有効か非有効のコマンドを発信
することで解除できる。

【００５１】四つの状態図（ＡＮＨＳ１＆２、ＡＥＨＳ
とＣＣＨＤＦ）はＲＦＤホールドオフを実行するために
構成される。ＡＮＨＳ１（図１４に示される）は、ＡＴ
Ｎが偽のとき、ＡＤＹＳでセットされる。ＡＮＨＳ１は
データバイトが受信済みであり、そしてＲＦＤホールド
オフが次のデータバイトが送信されないようにするため
に生起するということを示している。いくつかの特別ホ
ールドオフの条件の一つがイネーブルされていなけれ
ば、データバイトがＤＩＲから読みとられたときホール
ドオフは解除される。特別なホールドオフ条件（状態図
ではホールドオフで表されている）は全ホールドオフ
（ｈｌｄａ）モード、連続（ｃｏｎｔ）モード、継続
（ｈｌｄｅ）モード、とＡＥＨＳセット、ＡＥＨＳ２や
ＣＣＨＤＦを含む。もし特別なホールトドオフ条件の一
つがセットされるとハンドシェイクホールドオフ解除
（ｒｆｄｆ）補助コマンドがＲＦＤホールドオフを解除
するために発信されなければならない。ここで、 ホールドオフ＝ｈｌｄａ＋ｃｏｎｔ＋ｈｌｄｅ ＆ Ａ
ＥＨＳ＋ＣＣＨＤＦ 図１５に示されるＡＮＨＳ２の状態図はハンドシェイク
を即時にホールドオフにするため使用される。ＡＮＨＳ
２は即時ホールドオフ（ｈｌｄｉ）補助コマンドを発信
してセットされ、ハンドシェイクホールドオフ解除（ｒ
ｈｄｆ）コマンドを発信することによってクリヤーされ
る。ＡＮＨＳ２はｐｏｎ（パワーオンリセット）によっ
てクリヤーされず、従って、ｐｏｎがセットされてい
て、インターフェイス回路が構成されている間、制御プ
ログラムは即時ホールドオフ（ｈｌｄｉ）コマンドを発
信する事ができる。

【００５２】ＡＥＨＳ状態図（図１６）はＥＮＤ条件の
受信を記録するために実施され、ＲＦＤホールドオフが
後で実行されるようになる、ＡＥＨＳはＥＮＤ条件を受
信する（即ち、メッセージの最終バイトが受信されると
き）とすぐにセットされ、ハンドシェイクホールドオフ
解除（ｒｈｄｆ）コマンドが発信されると、クリヤーさ
れる。

【００５３】キャリーサイクルホールドオフ状態図（図
１７）は、ＴＣがアサートされて、ＤＩＲ（ｒｄｄｉ
ｒ）のＤＭＡ読み込みが発生するとそれを記録するため
に、実施され、もし自動キャリーサイクルビット（ＡＣ
Ｃ）がセットされるとＲＦＤホールドオフが実行される
ようになっている。ＡＣＣビットがクリヤーされるかＡ
ＮＨＳ１が偽のとき、ＣＣＨＤＦはクリヤーされる。 ＥＯＩ生成機能 ＥＯＩ生成状態図は図１８に示される。ＥＯＩ状態図
は、データバイトを発信する間インターフェイスにより
ＥＯＩのアサートを制御するために使用される。もしイ
ンターフェイスがＴＡＣＳ（トーカーアクティブステー
ト）の状態にある時、転送ＥＯＩ補助コマンド（ｓｅｏ
ｉ）が発信され、続いて、ＣＤＯＲ（ｗｒｃｄｏｒ）の
書き込みが行われると、ＥＯＩ生成ステートマシンはＥ
ＲＡＳに入り、ＧＰＩＢ ＥＯＩラインをアサートす
る。ソーストハンドシェイクがＳＤＹＳ１＋ＳＤＹＳ２
に入ると、この機能は即時にＥＮＡＳに入る。ＥＲＡＳ
かＥＮＡＳかのどちらかと、ＳＤＹＳかＳＴＲＳかのど
ちらかにいるときは、ＥＯＩはアサートされたままであ
る。もしＥＯＩを次のバイトと共に送信したければ、こ
の機能ＥＲＡＳへ帰す為にＣＤＯＲが書き込まれないう
ちにｓｅｏｉは発信されなければならない。ＣＤＯＲ
（ｗｒｃｄｏｒ）に対する次の書き込みはこの機能をＥ
ＮＩＳに遷移させる。

【００５４】補助コマンドｎｂａｆ（偽可用新バイト）
やローカルメッセージｐｏｎは常にＥＯＩ生成機能をク
リヤーし、アイドル状態のＥＮＩＳに強制的に遷移させ
る。自動キャリーサイクル特性がイネーブル（ＡＣＣ＝
１）されると、ＴＡＣＳにて、ＴＣ信号がアサートされ
た状態でＣＤＯＲ（ｗｒｃｄｏｒ）が書き込まれると
き、ＥＯＩ生成機能はＥＮＩＳからＥＮＲＳへまたはＥ
ＮＡＳからＥＲＡＳへ遷移する。このことはＣＤＯＲへ
書き込まれたＧＰＩＢデータを送信する一方、ＥＯＩを
アサートさせる。 代替実施例 本発明は具体的な実施例の幾つかを参照しながら説明し
たが、説明は例証であって、発明の限界と解釈されては
ならない。請求項で定義されている発明の精神と範囲を
はずれないでその分野の専門家が思い付くは様々な改良
が有り得る。

【００５５】

【発明の効果】ＩＥＥＥ４８８インターフェイスはマイ
クロプロセッサーをＩＥＥＥ４８８バスに接続された一
つかそれ以上の装置へ結合する。書き込みパルスのトレ
ーリングエッジより以前のあるあらかじめ定義された期
間だけマイクロプロセッサーのバスのデータが有効であ
ることが既知の場合、メッセージ転送速度はバス整定時
間Ｔ１の一部分をマイクロプロセッサーの書き込みパル
スに重ね合わせることにより、改善できる。ハンドシェ
イク同期の改善は入力メッセージの最終バイトの受信が
完了した事をマイクロプロセッサーへ連絡する割り込み
信号を生成する事になりなされる。マイクロプロセッサ
ーのＤＭＡコントローラーにより生成されるターミナル
カウント信号はマイクロプロセッサーにより送信される
多重バイトメッセージの終端を検出するために使用され
る。ＩＥＥＥ４８８バスデータライン上でメッセージの
最終バイトがアサートされた時、インターフェイスは自
動的にＩＥＥＥ４８８バスにＥＯＩ信号を生成する。こ
れは、先行技術を用いたインターフェイスで使用されて
いるプロトコールに比し、マイクロプロセッサーによる
多重バイトメッセージの転送を大幅に簡略化する。ＤＭ
Ａコントローラのターミナルカウント信号はまたＩＥＥ
Ｅ４８８バス上の装置によってマイクロプロセッサーへ
送られるデータの損失が起きないようにする為に使用さ
れている。これら損失の代表的なものは第一の装置より
長いメッセージを受信している途中にマイクロプロセッ
サーが他の装置を処理しなければならなくなったときに
発生する。このデータ損失は、メッセージ転送の区切り
点、即ち、ＤＭＡターミナルカウント信号がアクティブ
になった時を検出し、第一の装置がデータ有効とアサー
トしないようにホールドオフする事により防止されてい
る。

【図面の簡単な説明】

【図１】ＩＥＥＥ４８８インターフェイスにより一つ以
上の装置に接続されたコントローラーのブロックダイヤ
グラムである。

【図２】本発明によるコントローラーインターフェイス
主要構成部分のブロックダイヤグラムである。

【図３】ＩＥＥＥ４８８バスの信号ラインを示す。

【図４】本発明によるインターフェイスでのマイクロプ
ロセッサーポートのレジスターの幾つかを示す。

【図５】（ａ）はＩＥＥＥ４８８バスにマイクロプロセ
ッサーにより転送されるデータをアサートするためのタ
イムチャート、（ｂ）はデータのアサートを行う回路の
ブロックダイヤグラムを示す。

【図６】ソーストハンドシェイク動作の状態図を示す。

【図７】ＴＲＩビット、ＶＳＴＤビット、や２００ｎｓ
のＴ１と共にＩＥＥＥ４８８バス上のデータセットアッ
プ時間を決定している高速Ｔ１状態図（ＨＳＴＳ）を示
す。

【図８】インターフェイスがプログラムされた入出力
（Ｉ／Ｏ）書き込みモードにあるときのＧＰＩＢ同期ス
テートマシンの状態表現である。

【図９】インターフェイスが直接記憶（ＤＭＡ）アクセ
ス書き込みモードにあるときのＧＰＩＢ同期ステートマ
シンの状態表現である。

【図１０】インターフェイスがプログラムＩ／Ｏ読み出
しモードにあるときのＧＰＩＢ同期ステートマシンの状
態表現である。

【図１１】インターフェイスがＤＭＡ読み込みモードの
時のＧＰＩＢ同期ステートマシンの状態表現である。

【図１２】アクセプターハンドシェイク動作の状態図を
示す。このアクセプターハンドシェイクの状態はまた図
１３から図１７に示されるステートマシンによっても実
行される。

【図１３】ＡＤＨＳ信号（アクセプターＤＡＣホールド
オフ状態）の値を決定する状態図を示す。

【図１４】ＡＮＨＳ１信号（アクセプターＮＲＦＤホー
ルドオフ状態１）の値を決定する状態図を示す。

【図１５】ＡＤＨＳ２信号（アクセプターＮＲＦＤホー
ルドオフ状態２）の値を決定する状態図を示す。

【図１６】ＡＥＨＳ信号（アクセプター終了ホールドオ
フ状態）の値を決定する状態図を示す。

【図１７】ＣＣＨＤＦ信号（キャリーサイクルホールド
オフ機能）の値を決定する状態図を示す。このステート
マシンはターミナルカウントでの読み込みサイクルの期
間で最終バイト処理機能を実行する。

【図１８】ＧＰＩＢバスのＥＯＩ信号（ＥＮＤ−ＯＲ−
ＥＮＤＴＩＦＹ）を発生する状態図を示す。

フロントページの続き (72)発明者 ブライアン ケイ オドム アメリカ合衆国 テキサス州 78752 オ ースティン カメロン 378−7610 (72)発明者 ウィリアム シー ノーリン ジュニア アメリカ合衆国 テキサス州 78759 オ ースティン ヴァケーロ トレイル 10101

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データをマイクロプロセッサへ送信また
   は該マイクロプロセッサーより受信するマイクロプロセ
   ッサーポートで、マイクロプロセッサーデータバスライ
   ンと該マイクロプロセッサーより書き込みパルスを受信
   するための書き込みラインとを含み、上記書き込みパル
   スの各々はあらかじめ定義された時間幅とトレーリング
   エッジを持つような上記マイクロプロセッサーポート
   と；データラインをデータ有効（ＤＡＶ）ラインを含む
   ようなＩＥＥＥ４８８バスと；該ＩＥＥＥ４８８バス上
   で該マイクロプロセッサーポートにより受信されたデー
   タをアサートするため、該マイクロプロセッサーポート
   と該ＩＥＥＥ４８８バスへ結合されたトーカー回路手段
   及び；該トーカー回路手段が該ＩＥＥＥ４８８バス上で
   あらかじめ定義された整定期間だけアサートした後該Ｉ
   ＥＥＥ４８８バスの該ＤＡＶライン上の信号をアサート
   するために、該トーカー回路手段と該ＩＥＥＥ４８８バ
   スへ結合されたソースハンドシェイク手段で、上記書き
   込みパルスの各々のトレーリングエッジよりあらかじめ
   定義された時間だけ前から該整定期間を開始する重ね合
   わせ手段をも含み該ソースハンドシェイク手段より構成
   されていて、マイクロプロセッサーとＩＥＥＥ４８８バ
   スを結合しているバスインターフェイスで該書き込みパ
   ルスの部分とあらかじめ定義された該整定期間を重ね合
   わせることにより該マイクロプロセッサーのデータ転送
   速度を改善していることを特徴とするインターフェイ
   ス。
2. 【請求項２】 該重ね合わせを行わせる為の重ね合わせ
   イネーブルスイッチを含む該インターフェイスにて、該
   重ね合わせイネーブルスイッチがイネーブルされていな
   いとき該書き込みパルスの各々のトレーリングエッジに
   てあらかじめ定義された該整定期間を開始させる該トー
   カー回路を有することを特徴とする請求項１に記載のイ
   ンターフェイス。
3. 【請求項３】 多重データでの最後のデータの転送時に
   ターミナルカウント（ＴＣ）を生成する直接記憶アクセ
   スコントローラーを持つマイクロプロセッサーへデータ
   の送信また該マイクロプロセッサーよりのデータの受信
   をするマイクロプロセッサーポートで、マイクロプロセ
   ッサーデータバスラインと該直接記憶アクセスコントロ
   ーラーよりのＴＣ信号を受信するためのターミナルカウ
   ントラインとを含む該マイクロプロセッサーポートと；
   データラインと終了／識別（ＥＯＩ）ラインを含むＩＥ
   ＥＥ４８８バスと；該ＩＥＥＥ４８８バスへ該マイクロ
   プロセッサーポートにより受信されたデータをアサート
   （発信）するために、該マイクロプロセッサーポートと
   該ＩＥＥＥ４８８バスに結合されたトーカー回路手段
   と；該直接記憶アクセスコントローラーから該マイクロ
   プロセッサーポートがＴＣ信号を受信したときと、該ト
   ーカー回路が該ＩＥＥＥ４８８バスでデータをアサート
   したとき、該ＩＥＥＥ４８８バスの該ＥＯＩライン上で
   ＥＮＤ信号をアサートするために、該トーカー回路手段
   と該ＩＥＥＥ４８８バスとに結合されたソースハンドシ
   ェイク手段よりなり、直接記憶アクセスコントローラー
   を持つマイクロプロセッサーとＩＥＥＥ４８８バスを結
   合するインターフェイスで、該ＩＥＥＥ４８８バスへ該
   インターフェイスにより発信された各データ転送の最終
   バイトとともにＥＮＤ信号が自動的に送信さることを特
   徴とする該インターフェイス。
4. 【請求項４】 データをマイクロプロセッサへ送信また
   は該マイクロプロセッサーより受信するマイクロプロセ
   ッサーポートで、割り込み信号ポートを持ち、該マイク
   ロプロセッサーの割り込み信号ポートに割り込み信号を
   送信するために少なくともう一つのラインを持っている
   ような該マイクロプロセッサーポートと；データライン
   と終了／識別（ＥＯＩ）ラインとデータ受け入れ不可
   （ＮＲＦＤ）ラインよりなるＩＥＥＥ４８８バスと；該
   ＩＥＥＥ４８８バスより該マイクロプロセッサーへ該マ
   イクロプロセッサーポート経由でデータ発信する為に、
   該マイクロプロセッサーポートと該ＩＥＥＥ４８８バス
   とに結合されたリスナー回路手段及び；該リスナー回路
   手段がデータを該マイクロプロセッサーポート経由で該
   マイクロプロセッサーへデータを送信している間、該Ｉ
   ＥＥＥ４８８バスの該ＥＯＩラインでＥＮＤ信号がいつ
   アサートされるかを検出するためと、また、該マイクロ
   プロセッサーポート経由で該マイクロプロセッサーの割
   り込み信号ポートに割り込み信号を送信するために、該
   リスナー回路手段と該ＩＥＥＥ４８８バスとに結合され
   ているアクセプターハンドシェイク手段により構成さ
   れ、直接記憶アクセスコントローラーを持つマイクロプ
   ロセッサーとＩＥＥＥ４８８バスを結合して、該インタ
   ーフェイスにより該ＩＥＥＥ４８８バスから該マイクロ
   プロセッサーへデータ転送の最終バイトが送信されたこ
   とを割り込み信号によって該マイクロプロセッサーが自
   動的に連絡を受けるようになっていることを特徴とする
   該インターフェイス。
5. 【請求項５】 該アクセプターハンドシェイク手段が該
   マイクロプロセッサーへ割り込み信号が送れるように同
   期割り込みイネーブルスイッチを含むような該インター
   フェイスで、かかるアクセプターハンドシェイク手段は
   該同期割り込みイネーブルスイッチがイネーブルされて
   いないと該マイクロプロセッサーへはデータ転送の終わ
   りに割り込み信号を送らないことを特徴とする請求項４
   記載のインターフェイス。
6. 【請求項６】 多重データでの最後のデータの転送時に
   ターミナルカウント（ＴＣ）を生成する直接記憶アクセ
   スコントローラーを持つマイクロプロセッサーへデータ
   の送信また該マイクロプロセッサーよりのデータの受信
   をするマイクロプロセッサーポートで、マイクロプロセ
   ッサーデータバスラインと該直接記憶アクセスコントロ
   ーラーよりのＴＣ信号を受信するためのターミナルカウ
   ントラインとを含む該マイクロプロセッサーポートと；
   データラインと終了／識別（ＥＯＩ）ラインとデータ受
   け入れ不可（ＮＲＦＤ）ラインよりなるＩＥＥＥ４８８
   バスと；該ＩＥＥＥ４８８バスより該マイクロプロセッ
   サーへ該マイクロプロセッサーポート経由でデータ発信
   する為に、該マイクロプロセッサーポートと該ＩＥＥＥ
   ４８８バスとに結合されたリスナー回路手段及び；該リ
   スナー回路がデータを該ＩＥＥＥ４８８バスから該マイ
   クロプロセッサーへマイクロプロセッサーポート経由で
   データを送信している間、該直接記憶アクセスコントロ
   ーラーから該マイクロプロセッサーポートがＴＣ信号を
   受信したとき、ＩＥＥＥ４８８バスのＮＲＦＤライン上
   でホールドオフ信号をアサートするために、該リスナー
   回路手段と該ＩＥＥＥ４８８バスとに結合されるアクセ
   プターハンドシェイク手段より構成され、直接記憶アク
   セスコントローラーを持つマイクロプロセッサーとＩＥ
   ＥＥ４８８バスを結合して、該ＩＥＥＥ４８８バスから
   該マイクロプロセッサーへの多重ＤＭＡデータの転送に
   際しその最終データが送信されると、該アクセプターハ
   ンドシェイク手段は自動的にデータホールドオフを実行
   することを特徴とするインターフェイス。