JP3377798B2 - Ｉｅｅｅ４８８インターフェイスとメッセージ処理法 - Google Patents
Ｉｅｅｅ４８８インターフェイスとメッセージ処理法Info
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- JP3377798B2 JP3377798B2 JP16259991A JP16259991A JP3377798B2 JP 3377798 B2 JP3377798 B2 JP 3377798B2 JP 16259991 A JP16259991 A JP 16259991A JP 16259991 A JP16259991 A JP 16259991A JP 3377798 B2 JP3377798 B2 JP 3377798B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Description
【０００１】
【産業上の利用分野】本発明は一般にコントローラーと
装置の通信にＩＥＥＥ規格４８８．１と４８８．２を使
用したテスト用、測定用のシステムに関する。本発明は
特にコントローラーまたは装置をＩＥＥＥ４８８バスへ
インターフェイスするのに要する機能のあるものを実用
化し、インターフェイスの性能と信頼度の向上を図るた
めの方法に関する。
装置の通信にＩＥＥＥ規格４８８．１と４８８．２を使
用したテスト用、測定用のシステムに関する。本発明は
特にコントローラーまたは装置をＩＥＥＥ４８８バスへ
インターフェイスするのに要する機能のあるものを実用
化し、インターフェイスの性能と信頼度の向上を図るた
めの方法に関する。
【０００２】
【従来の技術】機器の内部操作の実行には今日ではマイ
クロプロセッサーが用いられている。付加的に、コンピ
ューターとマイクロプロセッサーがテスト測定システム
を制御する為に使用されている。装置と制御コンピュー
ター（コントローラー）間の接続と通信には主にＩＥＥ
Ｅ４８８バスが使用されている。
クロプロセッサーが用いられている。付加的に、コンピ
ューターとマイクロプロセッサーがテスト測定システム
を制御する為に使用されている。装置と制御コンピュー
ター（コントローラー）間の接続と通信には主にＩＥＥ
Ｅ４８８バスが使用されている。
【０００３】ＩＥＥＥ４８８バスは基本的にはあらかじ
め定義された複数のラインによる電気信号の送信であ
る。コントローラーより指定された装置へ、またはその
反対の方向にバスを使用して情報を伝達するための方法
を規定している前もって定義されたプロトコールがあ
る。業界の標準バスに従い、多様な機器を製造している
どのメーカーも標準ソフトパケージとインターフェイス
回路を用いれば製造機器とマイクロプロセッサーを使用
したコントローラーを接続することが可能となる。即
ち、これらの機器の購入者側は各機器ごとに特別仕様の
コントローラーを必要としなくなる。これら全ての機器
は同じ一揃いの信号ラインを使用しまた同じ一揃いの通
信プロトコールを使用しているからである。
め定義された複数のラインによる電気信号の送信であ
る。コントローラーより指定された装置へ、またはその
反対の方向にバスを使用して情報を伝達するための方法
を規定している前もって定義されたプロトコールがあ
る。業界の標準バスに従い、多様な機器を製造している
どのメーカーも標準ソフトパケージとインターフェイス
回路を用いれば製造機器とマイクロプロセッサーを使用
したコントローラーを接続することが可能となる。即
ち、これらの機器の購入者側は各機器ごとに特別仕様の
コントローラーを必要としなくなる。これら全ての機器
は同じ一揃いの信号ラインを使用しまた同じ一揃いの通
信プロトコールを使用しているからである。
【０００４】集積回路（チップ）がコンピューターかマ
イクロプロセッサーとＩＥＥＥ４８８バスを接続するた
めに使用される。現在のＩＥＥＥ４８８バスインターフ
ェイス集積回路（ＩＥＥＥ４８８チップ）は最新の規格
ＡＮＳＩ／ＩＥＥＥ４８８．１−１９８７とＡＮＳＩ／
ＩＥＥＥ４８８．２−１９８７（両方とも参照され使用
されているが、）刊行される以前に設計開発されたもの
である。これらのチップは、その大部分が、それ以前の
規格ＩＥＥＥＳｔｄ４８８−１９７８（やはり使用され
ている）に合致する。
イクロプロセッサーとＩＥＥＥ４８８バスを接続するた
めに使用される。現在のＩＥＥＥ４８８バスインターフ
ェイス集積回路（ＩＥＥＥ４８８チップ）は最新の規格
ＡＮＳＩ／ＩＥＥＥ４８８．１−１９８７とＡＮＳＩ／
ＩＥＥＥ４８８．２−１９８７（両方とも参照され使用
されているが、）刊行される以前に設計開発されたもの
である。これらのチップは、その大部分が、それ以前の
規格ＩＥＥＥＳｔｄ４８８−１９７８（やはり使用され
ている）に合致する。
【０００５】
【発明が解決しようとする課題】データ設定時間
現在入手可能であるＩＥＥＥ４８８チップの基本的な特
徴はＩＥＥＥ４８８．１のソースハンドシェイクの低速
性である。ＩＥＥＥ４８８−１９７８は、またより新し
いＩＥＥＥ４８８−１９８７も、データ設定時間Ｔ１を
定義していて、これはマルチラインメッセージ（即ち、
並列に送信された複数のビットをふくむメッセージ）を
ＩＥＥＥ４８８．１バスへ発信する全ての装置（装置と
コントローラー）により使用される。ＩＥＥＥ規格４８
８−１９７８でも４８８．１−１９８７でも、システム
の構成によってはまたソースハンドシェイクを実行する
装置により使用されるデータラインのタイプによって
は、ＴＩが違った値をとることを許す。現在のＩＥＥＥ
４８８インターフェイスには遅延ＴＩを修正できる柔軟
性がある程度あるが、最適な高速性能を実施する手段が
ない。ＩＥＥＥ４８８仕様で許容される、可能な最高速
度でマルチラインメッセージとデータ発信できないとい
うことは最新のテスト測定システムに求められる性能を
満たさないと言うことになる。柔軟性があり、かつ非常
な高速ソースハンドシェイク機能が実現できるようなＩ
ＥＥＥ４８８インターフェイス回路にたいする需要があ
る。マイクロプロセッサーアプリケーションソフトウェアを
用いたＩＥＥＥ４８８．１バスハンドシェイクの同期 制御装置の為のテスト測定用アプリケーションソフトウ
ェアはしばしばＩＥＥＥ４８８バス動作はＩＥＥＥ４８
８の追加通信がされる以前は静止状態にあるという仮定
のもとに書かれている。最新のＩＥＥＥ４８８チップで
は、これは、ソフトウェアが制御の同期をとったりする
ステップなどの、ＩＥＥＥ４８８バスの状態に影響を与
えるステップをとることなく決めるために、いつでも可
能とはいえない。ＩＥＥＥ４８８バス上で全装置により
一つのメッセージの最後のバイトが受信された時に確定
できるような、従って、ＩＥＥＥ４８８バスの継続した
通信に進む前にバスは静止状態であると保証するよう
な、アプリケーションソフトウェアの需要がある。可変長メッセージと最後のバイト ＩＥＥＥ４８８バスの最も有益な特徴の一つはその可変
長メッセージ（すなわち、メッセージやデータに含まれ
るバイト数が可変である）のサポートが容易であるとい
う能力である。この能力は単一のラインの終了メッセー
ジかマルチラインの列の終了（ＥＯＳ）メッセージを使
用してなされる。マルチラインメッセージをＩＥＥＥ４
８８．１バスを介して転送するには、メッセージの最終
バイトが送信されるか、または受信されないうちに通信
の両端末での介入がしばしば必要となる。
徴はＩＥＥＥ４８８．１のソースハンドシェイクの低速
性である。ＩＥＥＥ４８８−１９７８は、またより新し
いＩＥＥＥ４８８−１９８７も、データ設定時間Ｔ１を
定義していて、これはマルチラインメッセージ（即ち、
並列に送信された複数のビットをふくむメッセージ）を
ＩＥＥＥ４８８．１バスへ発信する全ての装置（装置と
コントローラー）により使用される。ＩＥＥＥ規格４８
８−１９７８でも４８８．１−１９８７でも、システム
の構成によってはまたソースハンドシェイクを実行する
装置により使用されるデータラインのタイプによって
は、ＴＩが違った値をとることを許す。現在のＩＥＥＥ
４８８インターフェイスには遅延ＴＩを修正できる柔軟
性がある程度あるが、最適な高速性能を実施する手段が
ない。ＩＥＥＥ４８８仕様で許容される、可能な最高速
度でマルチラインメッセージとデータ発信できないとい
うことは最新のテスト測定システムに求められる性能を
満たさないと言うことになる。柔軟性があり、かつ非常
な高速ソースハンドシェイク機能が実現できるようなＩ
ＥＥＥ４８８インターフェイス回路にたいする需要があ
る。マイクロプロセッサーアプリケーションソフトウェアを
用いたＩＥＥＥ４８８．１バスハンドシェイクの同期 制御装置の為のテスト測定用アプリケーションソフトウ
ェアはしばしばＩＥＥＥ４８８バス動作はＩＥＥＥ４８
８の追加通信がされる以前は静止状態にあるという仮定
のもとに書かれている。最新のＩＥＥＥ４８８チップで
は、これは、ソフトウェアが制御の同期をとったりする
ステップなどの、ＩＥＥＥ４８８バスの状態に影響を与
えるステップをとることなく決めるために、いつでも可
能とはいえない。ＩＥＥＥ４８８バス上で全装置により
一つのメッセージの最後のバイトが受信された時に確定
できるような、従って、ＩＥＥＥ４８８バスの継続した
通信に進む前にバスは静止状態であると保証するよう
な、アプリケーションソフトウェアの需要がある。可変長メッセージと最後のバイト ＩＥＥＥ４８８バスの最も有益な特徴の一つはその可変
長メッセージ（すなわち、メッセージやデータに含まれ
るバイト数が可変である）のサポートが容易であるとい
う能力である。この能力は単一のラインの終了メッセー
ジかマルチラインの列の終了（ＥＯＳ）メッセージを使
用してなされる。マルチラインメッセージをＩＥＥＥ４
８８．１バスを介して転送するには、メッセージの最終
バイトが送信されるか、または受信されないうちに通信
の両端末での介入がしばしば必要となる。
【０００６】送信側での通信の接続ではＩＥＥＥ４８８
インターフェイスはメッセージの最終バイトと共に終了
メッセージが送信されるように指示されていなければな
らない。受信側では、ＩＥＥＥ４８８インターフェイス
はそれが受信する次のバイトに続くメッセージのバイト
の受信は拒絶するように指示されていなければならな
い。どちらの場合も、接続されているマイクロプロセッ
サーかコンピューター上で走っているＩＥＥＥ４８８デ
バイスドライバーのソフトウェアーは、意図したメッセ
ージ長より１バイト少なく転送できるように準備し、転
送を完了し、ＩＥＥＥ４８８インターフェイスの特殊命
令を実行し、最後に、最終バイトの転送を準備し、完了
する。一般的にはソフトウェアーがこのような種類の介
入に関与すると、システムの処理能力を損なう。さら
に、これらの侵入テクニックはドライバーソフトウェア
を非常に複雑にする。さらに悪いことには、様々な非同
期のＩＥＥＥ４８８の事象（終了メッセージの受信され
た場合のような）が複数の転送や特殊インターフェイス
コマンドにたいし様々な時間関係でもって起き、それを
解決する為にはソフトウェア上のかなりの努力が必要と
されるような競合条件が生起する。
インターフェイスはメッセージの最終バイトと共に終了
メッセージが送信されるように指示されていなければな
らない。受信側では、ＩＥＥＥ４８８インターフェイス
はそれが受信する次のバイトに続くメッセージのバイト
の受信は拒絶するように指示されていなければならな
い。どちらの場合も、接続されているマイクロプロセッ
サーかコンピューター上で走っているＩＥＥＥ４８８デ
バイスドライバーのソフトウェアーは、意図したメッセ
ージ長より１バイト少なく転送できるように準備し、転
送を完了し、ＩＥＥＥ４８８インターフェイスの特殊命
令を実行し、最後に、最終バイトの転送を準備し、完了
する。一般的にはソフトウェアーがこのような種類の介
入に関与すると、システムの処理能力を損なう。さら
に、これらの侵入テクニックはドライバーソフトウェア
を非常に複雑にする。さらに悪いことには、様々な非同
期のＩＥＥＥ４８８の事象（終了メッセージの受信され
た場合のような）が複数の転送や特殊インターフェイス
コマンドにたいし様々な時間関係でもって起き、それを
解決する為にはソフトウェア上のかなりの努力が必要と
されるような競合条件が生起する。
【０００７】
【問題を解決するための手段】本発明は、要約すると、
装置かまたはコントローラーのＩＥＥＥ４８８インター
フェイスの性能と信頼性を格段に改善するような特定の
ＩＥＥＥ４８８インターフェイス機能を実現する方法を
提供する。マイクロプロセッサーのデータバス上のデー
タがその書き込みパルスのトレーリングエッジより以前
のある前もって定義された時間だけ有効なことがわかっ
ている場合はメッセージの発信スピードは送信側マイク
ロプロセッサーの書き込みパルスにバス設定時間Ｔ１の
一部を重ね合わせることで改善できる。
装置かまたはコントローラーのＩＥＥＥ４８８インター
フェイスの性能と信頼性を格段に改善するような特定の
ＩＥＥＥ４８８インターフェイス機能を実現する方法を
提供する。マイクロプロセッサーのデータバス上のデー
タがその書き込みパルスのトレーリングエッジより以前
のある前もって定義された時間だけ有効なことがわかっ
ている場合はメッセージの発信スピードは送信側マイク
ロプロセッサーの書き込みパルスにバス設定時間Ｔ１の
一部を重ね合わせることで改善できる。
【０００８】本発明によるインターフェイスは、イネー
ブル状態にあれば割り込み信号を使用してマイクロプロ
セッサーにＩＥＥＥ４８８メッセージの最終バイトがバ
ス上の全リスナーにより受信済みであると連絡するよう
な特殊なステイトマシンを提供することによりハンドシ
ェイクの同期を改善している。マイクロプロセッサーの
直接メモリアクセス（ＤＭＡ）コントローラーにより作
られるターミナルカウント信号は、マイクロプロセッサ
ーによりＩＥＥＥ４８８バス上の装置へ転送された複数
のバイトのメッセージ終わりを検出するのに使用され
る。本発明によるインターフェイスはメッセージの最終
バイトがＩＥＥＥ４８８バスデータラインにアサートさ
れたときに自動的にＩＥＥＥ４８８バス上にＥＯＩ信号
を発生する。このことは複数のバイトのメッセージをマ
イクロプロセッサーによる発信を、先行技術のインター
フェイスで使用されているプロタコールと比較すると、
格段に単純化する。
ブル状態にあれば割り込み信号を使用してマイクロプロ
セッサーにＩＥＥＥ４８８メッセージの最終バイトがバ
ス上の全リスナーにより受信済みであると連絡するよう
な特殊なステイトマシンを提供することによりハンドシ
ェイクの同期を改善している。マイクロプロセッサーの
直接メモリアクセス（ＤＭＡ）コントローラーにより作
られるターミナルカウント信号は、マイクロプロセッサ
ーによりＩＥＥＥ４８８バス上の装置へ転送された複数
のバイトのメッセージ終わりを検出するのに使用され
る。本発明によるインターフェイスはメッセージの最終
バイトがＩＥＥＥ４８８バスデータラインにアサートさ
れたときに自動的にＩＥＥＥ４８８バス上にＥＯＩ信号
を発生する。このことは複数のバイトのメッセージをマ
イクロプロセッサーによる発信を、先行技術のインター
フェイスで使用されているプロタコールと比較すると、
格段に単純化する。
【０００９】ＤＭＡコントローラーのターミナルカウン
ト信号はまたＩＥＥＥ４８８バス上で一つの装置により
マイクロプロセッサーに送られるデータの損失を防ぐ。
第一の装置から長いメッセージを受信中マイクロプロセ
ッサーが他の装置を処理しなければならなくなったとき
に発生する損失が上記損失の代表的なものである。デー
タ損失はメッセージ転送の区切り点、即ち、ＤＭＡター
ミナルカウント信号がアクティブなときを検出し、マイ
クロプロセッサーがＩＥＥＥ４８８バス上の他の装置に
応答する必要があるかどうか決定過程にある間、第一の
装置が”データ有効”を表明しないようにすることによ
り防止できる。
ト信号はまたＩＥＥＥ４８８バス上で一つの装置により
マイクロプロセッサーに送られるデータの損失を防ぐ。
第一の装置から長いメッセージを受信中マイクロプロセ
ッサーが他の装置を処理しなければならなくなったとき
に発生する損失が上記損失の代表的なものである。デー
タ損失はメッセージ転送の区切り点、即ち、ＤＭＡター
ミナルカウント信号がアクティブなときを検出し、マイ
クロプロセッサーがＩＥＥＥ４８８バス上の他の装置に
応答する必要があるかどうか決定過程にある間、第一の
装置が”データ有効”を表明しないようにすることによ
り防止できる。
【００１０】
【実施例】以下の図や説明では、〜記号は論理否定、＋
記号はＯＲ論理、＆記号はＡＮＤ論理を意味する。図１
を参照しながら説明する。制御インターフェイス１００
は制御マイクロプロセッサー１０２とＩＥＥＥ４８８バ
ス１０４を接続し、そのＩＥＥＥ４８８バス１０４は例
えばデジタル電圧計、スペクトラムアナライザー、オッ
シロスコープやその他の機器のごとくＩＥＥＥ４８８バ
スを経由してコマンドやメッセージを送受するようにな
っている一つ以上の装置１０６に接続されている。本発
明のある観点ではマイクロプロセッサー１０２がＤＭＡ
データの転送を制御しまたある特別なデータの転送シー
ケンスの終了を示すためのターミナルカウント信号ＴＣ
を出力するようなＤＭＡ制御部１０８を含むことを前提
としている。
記号はＯＲ論理、＆記号はＡＮＤ論理を意味する。図１
を参照しながら説明する。制御インターフェイス１００
は制御マイクロプロセッサー１０２とＩＥＥＥ４８８バ
ス１０４を接続し、そのＩＥＥＥ４８８バス１０４は例
えばデジタル電圧計、スペクトラムアナライザー、オッ
シロスコープやその他の機器のごとくＩＥＥＥ４８８バ
スを経由してコマンドやメッセージを送受するようにな
っている一つ以上の装置１０６に接続されている。本発
明のある観点ではマイクロプロセッサー１０２がＤＭＡ
データの転送を制御しまたある特別なデータの転送シー
ケンスの終了を示すためのターミナルカウント信号ＴＣ
を出力するようなＤＭＡ制御部１０８を含むことを前提
としている。
【００１１】ＩＥＥＥ４８８バス１０４はまたＧＰＩＢ
（汎用インターフェイスバス）とも呼ばれる。信号か信
号ラインの名前の前にローマ字のＮが付いているとき
は、それに負論理の信号か信号ラインを意味する。ここ
では説明に誤解が生じないように、全ての信号は正論理
表記に統一されている。
（汎用インターフェイスバス）とも呼ばれる。信号か信
号ラインの名前の前にローマ字のＮが付いているとき
は、それに負論理の信号か信号ラインを意味する。ここ
では説明に誤解が生じないように、全ての信号は正論理
表記に統一されている。
【００１２】次に、図２を用いて説明をする。本発明に
よる制御インターフェイス１００はマイクロプロセッサ
ーポート１２０とＩＥＥＥ４８８ポート１０４の二つの
ポートを含んでいる。本発明の好ましい実施例は、ポー
ト１２０に接続されるマイクロプロセッサーコントロー
ラー及びＩＥＥＥ４８８バス１０４に接続されるいろい
ろな装置を有するという観点から説明されている。しか
し、この同じ回路１００は装置１０６の内部にあるマイ
クロプロセッサーをＩＥＥＥ４８８バス１０４へ接続す
る為に用いることもできる。以上のようにインターフェ
イス１００は装置かコントローラーをＩＥＥＥ４８８バ
スへ接続するための汎用回路である。ＩＥＥＥ４８８バ
ス１０４の構成を図３に示す。図示されるように、次の
ラインを有する。 １）８ビットのデータバス ２）バス１０４上の新しいデータが一時的にアサートさ
れないようにアサートされるラインであるＮＲＦＤ（No
t Ready for Data:受信不可）。具体的には、ＤＡＶ（D
ata Valid:データ有効）信号のアサートがなされないよ
うにされている。 ３）バス上のデータの１バイトがアサートされたとき、
アサートされるＤＡＶライン ４）メッセージの１バイトを受信中の装置がそのメッセ
ージを読み込んだ時、真論理となるＮＤＡＣ（Not Data
Accepted:データ未受信）ライン。複数の装置が同時通
信メッセージを読み込んでいるとき、ＮＤＡＣは最も低
速度の装置へのバイトの引き渡しが完了したときのみＮ
ＤＡＣは真となる。 ５）多数の装置のインターフェイス機能（即ちインター
フェイス中のステートマシン）をリセットするためにア
サートされるＩＦＣ（Interface Clear:インターフェイ
スクリヤー）ライン。 ６）ＩＥＥＥ４８８バス上で一つ以上の装置をアドレス
指定するより前に制御装置によりアサートされるＡＴＮ
（Attention:アテンション）ライン。ＡＴＮがアサート
されると、データバス上にて装置アドレスがアサートさ
れる。 ７）装置がコントローラーにより処理される必要がある
ときにそれらの装置によりアサートされるＳＲＱ（Serv
ice Request:サービスリクエスト）ライン。 ８）コントローラーよりのコマンドに応答するためにＩ
ＥＥＥ４８８バス上の装置に命令するのにコントローラ
ーより使用されるＲＥＮ（Remote Enable:リモートイネ
ーブル）ライン。 ９）ＥＯＩ（end or identify:終了または識別）ライ
ン：終了ラインはマルチラインメッセージの最終バイト
を示すために、識別ラインは処理を要請している装置を
識別するためにコントローラーにより使用される。マイ
クロプロセッサーポート１２０はインターフェイスの操
作モードを定義するためとＩＥＥＥ４８８バス１０４へ
またはＩＥＥＥ４８８バスから送発信されるコマンドや
メッセージを記憶させておくための一組のアドレス指定
できるデータレジスター１２２から１３０までを含む。
図４を説明する。ポート１２０のデータレジスター１２
２から１３０は、コントローラーよりＩＥＥＥ４８８バ
ス１０４へデータ、マルチラインメッセージとコマンド
を転送する汎用レジスターである８ビットのコマンド／
データ出力用レジスター（ＣＤＯＲ）１２２を含む。ま
た、ＩＥＥＥ４８８バス１０４上の他の装置からデータ
やメッセージバイトを受信するためにマイクロプロセッ
サー１０２により使用される８ビットのデータ入力用レ
ジスター（ＤＩＲ）１２３がある。キーレジスター１２
４はマイクロプロセッサーとの通信モードを指定するビ
ットフラグを含む。２００ｎｓＴ１のみが本発明に関連
する。
よる制御インターフェイス１００はマイクロプロセッサ
ーポート１２０とＩＥＥＥ４８８ポート１０４の二つの
ポートを含んでいる。本発明の好ましい実施例は、ポー
ト１２０に接続されるマイクロプロセッサーコントロー
ラー及びＩＥＥＥ４８８バス１０４に接続されるいろい
ろな装置を有するという観点から説明されている。しか
し、この同じ回路１００は装置１０６の内部にあるマイ
クロプロセッサーをＩＥＥＥ４８８バス１０４へ接続す
る為に用いることもできる。以上のようにインターフェ
イス１００は装置かコントローラーをＩＥＥＥ４８８バ
スへ接続するための汎用回路である。ＩＥＥＥ４８８バ
ス１０４の構成を図３に示す。図示されるように、次の
ラインを有する。 １）８ビットのデータバス ２）バス１０４上の新しいデータが一時的にアサートさ
れないようにアサートされるラインであるＮＲＦＤ（No
t Ready for Data:受信不可）。具体的には、ＤＡＶ（D
ata Valid:データ有効）信号のアサートがなされないよ
うにされている。 ３）バス上のデータの１バイトがアサートされたとき、
アサートされるＤＡＶライン ４）メッセージの１バイトを受信中の装置がそのメッセ
ージを読み込んだ時、真論理となるＮＤＡＣ（Not Data
Accepted:データ未受信）ライン。複数の装置が同時通
信メッセージを読み込んでいるとき、ＮＤＡＣは最も低
速度の装置へのバイトの引き渡しが完了したときのみＮ
ＤＡＣは真となる。 ５）多数の装置のインターフェイス機能（即ちインター
フェイス中のステートマシン）をリセットするためにア
サートされるＩＦＣ（Interface Clear:インターフェイ
スクリヤー）ライン。 ６）ＩＥＥＥ４８８バス上で一つ以上の装置をアドレス
指定するより前に制御装置によりアサートされるＡＴＮ
（Attention:アテンション）ライン。ＡＴＮがアサート
されると、データバス上にて装置アドレスがアサートさ
れる。 ７）装置がコントローラーにより処理される必要がある
ときにそれらの装置によりアサートされるＳＲＱ（Serv
ice Request:サービスリクエスト）ライン。 ８）コントローラーよりのコマンドに応答するためにＩ
ＥＥＥ４８８バス上の装置に命令するのにコントローラ
ーより使用されるＲＥＮ（Remote Enable:リモートイネ
ーブル）ライン。 ９）ＥＯＩ（end or identify:終了または識別）ライ
ン：終了ラインはマルチラインメッセージの最終バイト
を示すために、識別ラインは処理を要請している装置を
識別するためにコントローラーにより使用される。マイ
クロプロセッサーポート１２０はインターフェイスの操
作モードを定義するためとＩＥＥＥ４８８バス１０４へ
またはＩＥＥＥ４８８バスから送発信されるコマンドや
メッセージを記憶させておくための一組のアドレス指定
できるデータレジスター１２２から１３０までを含む。
図４を説明する。ポート１２０のデータレジスター１２
２から１３０は、コントローラーよりＩＥＥＥ４８８バ
ス１０４へデータ、マルチラインメッセージとコマンド
を転送する汎用レジスターである８ビットのコマンド／
データ出力用レジスター（ＣＤＯＲ）１２２を含む。ま
た、ＩＥＥＥ４８８バス１０４上の他の装置からデータ
やメッセージバイトを受信するためにマイクロプロセッ
サー１０２により使用される８ビットのデータ入力用レ
ジスター（ＤＩＲ）１２３がある。キーレジスター１２
４はマイクロプロセッサーとの通信モードを指定するビ
ットフラグを含む。２００ｎｓＴ１のみが本発明に関連
する。
【００１３】ＣＤＯＲ１２２が制御回路はデータの新し
いバイトがＣＤＯＲに書き込まれるたびに真であるロー
カルメッセージｎｂａ（new byte available:利用でき
る新しいバイト）を出力する。補助レジスターＢとＩ、
１２６と１２８は、そのあるものは以下に説明される
が、ＩＥＥＥ４８８規格により通常は要求されない機能
の目的に使用される。
いバイトがＣＤＯＲに書き込まれるたびに真であるロー
カルメッセージｎｂａ（new byte available:利用でき
る新しいバイト）を出力する。補助レジスターＢとＩ、
１２６と１２８は、そのあるものは以下に説明される
が、ＩＥＥＥ４８８規格により通常は要求されない機能
の目的に使用される。
【００１４】レジスター１３０は、以下に詳しく説明さ
れるが、ＳＹＮＣビットとＳＹＮＣＩＥビットを記憶す
る。このレジスター１３０の他のビットはＥＮＤビット
とＤＩ（データイン）ビットを含む。ＥＮＤビットは、
ＥＯＩラインがアサートされてＧＰＩＢ１０４上の装置
よりメッセージバイトをインターフェイス１００が読む
時はいつもセットされて、メッセージの最終バイトが転
送済みということを示す。ＤＩビットは、インターフェ
イス１００がＧＰＩＢ上の装置からメッセージバイトを
読みとる時はいつもセットされる。
れるが、ＳＹＮＣビットとＳＹＮＣＩＥビットを記憶す
る。このレジスター１３０の他のビットはＥＮＤビット
とＤＩ（データイン）ビットを含む。ＥＮＤビットは、
ＥＯＩラインがアサートされてＧＰＩＢ１０４上の装置
よりメッセージバイトをインターフェイス１００が読む
時はいつもセットされて、メッセージの最終バイトが転
送済みということを示す。ＤＩビットは、インターフェ
イス１００がＧＰＩＢ上の装置からメッセージバイトを
読みとる時はいつもセットされる。
【００１５】再度図２を参照しながら説明する。マイク
ロプロセッサーポート１２０はまた、ローカルコマンド
を生成するためマイクロプロセッサーバスからのアドレ
ス、データ、や読み込み／書き込み信号を復号するデコ
ーダー１３２を含む。デコーダ１３２により生成するロ
ーカルコマンドのうち本発明に関連するものは次のもの
を含む：ｃｏｎｔ（連続モード）、ｒｄｄｉｒ（レジス
ターのデータ読みとり）、ｗｒｃｄｏｒ（コマンド／デ
ータ出力レジスターへの書き込み）、ｒｄｈｆ（ハンド
シェイクホールドオフの解放）、ｈｌｄａ（全てにたい
しホールドオフ）、ｈｌｄｅ（ｅｎｄモードにたいしホ
ールドオフ）、ｈｌｄｉ（即時ホールドオフ）、ｈｏｌ
ｄｏｆｆ（ホールドオフ、即ち、さらなるデータの転送
を停止）、ｐｏｎ（パワーオンリセット）、ｃｌｅａｒ
ｓｙｎｃ（ｓｙｎｃ状態より抜けでるためにｓｙｎｃ
ビットをクリヤー）、ｓｅｔ ｓｙｎｃ（ｓｙｎｃビッ
トをセット）、ｓｅｏｉ（ＥＯＩを転送）、とＣＤＯＲ
１２２により生成されたｎｂａ（ｎｅｗ ｂｙｔｅ ａ
ｖａｉｌａｂｌｅ）信号をリセットするためのｎｂａｆ
（ｎｅｗ ｂｙｔｅ ａｖａｉｌａｂｌｅ ｆａｌｓ
ｅ）。
ロプロセッサーポート１２０はまた、ローカルコマンド
を生成するためマイクロプロセッサーバスからのアドレ
ス、データ、や読み込み／書き込み信号を復号するデコ
ーダー１３２を含む。デコーダ１３２により生成するロ
ーカルコマンドのうち本発明に関連するものは次のもの
を含む：ｃｏｎｔ（連続モード）、ｒｄｄｉｒ（レジス
ターのデータ読みとり）、ｗｒｃｄｏｒ（コマンド／デ
ータ出力レジスターへの書き込み）、ｒｄｈｆ（ハンド
シェイクホールドオフの解放）、ｈｌｄａ（全てにたい
しホールドオフ）、ｈｌｄｅ（ｅｎｄモードにたいしホ
ールドオフ）、ｈｌｄｉ（即時ホールドオフ）、ｈｏｌ
ｄｏｆｆ（ホールドオフ、即ち、さらなるデータの転送
を停止）、ｐｏｎ（パワーオンリセット）、ｃｌｅａｒ
ｓｙｎｃ（ｓｙｎｃ状態より抜けでるためにｓｙｎｃ
ビットをクリヤー）、ｓｅｔ ｓｙｎｃ（ｓｙｎｃビッ
トをセット）、ｓｅｏｉ（ＥＯＩを転送）、とＣＤＯＲ
１２２により生成されたｎｂａ（ｎｅｗ ｂｙｔｅ ａ
ｖａｉｌａｂｌｅ）信号をリセットするためのｎｂａｆ
（ｎｅｗ ｂｙｔｅ ａｖａｉｌａｂｌｅ ｆａｌｓ
ｅ）。
【００１６】ＩＥＥＥ４８８バスハンドシェイクの同期
がとれた時を検出するのに使用されるＳＹＮＣステート
マシン１４０がある。ソースハンドシェイクステートマ
シン１４２はメッセージかデータをバス１０４へ発信す
るときに使用される。ソースとはマイクロプロセッサー
からＧＰＩＢ１０４に接続の装置へデータを送り出すと
いうことである。
がとれた時を検出するのに使用されるＳＹＮＣステート
マシン１４０がある。ソースハンドシェイクステートマ
シン１４２はメッセージかデータをバス１０４へ発信す
るときに使用される。ソースとはマイクロプロセッサー
からＧＰＩＢ１０４に接続の装置へデータを送り出すと
いうことである。
【００１７】アクセプターハンドシェイクステートマシ
ン１４４は、ＧＰＩＢ１０４上の装置からマルチライン
メッセージを読みとる（即ち、受信する）時、使用され
る。トーカーステートマシン１４６はＧＰＩＢ上の装置
へのその装置固有のメッセージの転送を制御するために
使用される。リスナーステートマシン１４８はＧＰＩＢ
上の装置からそれら装置固有のメッセージの受信を制御
するために使用される。サービスリクエストステートマ
シン１５０は活動状態にあるバスコントローラーからの
処理を依頼するためにＩＥＥＥ４８８バス上のＳＲＱ信
号をアサートする。コントローラーステートマシン１６
０はＧＰＩＢ１０４上の装置へインターフェイスメッセ
ージ（たとえば、トリガー、クリアー、及びアドレス指
定メッセージ）を転送するためにいつソースハンドシェ
イクステートマシン１４２が使用されるかを決定してい
る。コントローラーステートマシン１６０はまたＧＰＩ
Ｂ上の装置による処理リクエストもまた取り扱う。
ン１４４は、ＧＰＩＢ１０４上の装置からマルチライン
メッセージを読みとる（即ち、受信する）時、使用され
る。トーカーステートマシン１４６はＧＰＩＢ上の装置
へのその装置固有のメッセージの転送を制御するために
使用される。リスナーステートマシン１４８はＧＰＩＢ
上の装置からそれら装置固有のメッセージの受信を制御
するために使用される。サービスリクエストステートマ
シン１５０は活動状態にあるバスコントローラーからの
処理を依頼するためにＩＥＥＥ４８８バス上のＳＲＱ信
号をアサートする。コントローラーステートマシン１６
０はＧＰＩＢ１０４上の装置へインターフェイスメッセ
ージ（たとえば、トリガー、クリアー、及びアドレス指
定メッセージ）を転送するためにいつソースハンドシェ
イクステートマシン１４２が使用されるかを決定してい
る。コントローラーステートマシン１６０はまたＧＰＩ
Ｂ上の装置による処理リクエストもまた取り扱う。
【００１８】図２に示されたステートマシンは、それぞ
れのステートマシンがその他のステートマシンよりの信
号を使用できるように、内部バスと信号ライン１６２に
より相互接続されている。Ｔ１の生成によるＣＤＯＲへの重複書き込み 図５（ａ）と図５（ｂ）に示されるように、ＩＥＥＥ４
８８規格に従い、マルチラインメッセージかコントロー
ラーにより転送されるデータがＩＥＥＥ４８８バス上で
有効となる以前少なくとも３５０ナノセコンドのデータ
設定時間（Ｔ１）が必要となる。ある条件では、システ
ムの構成によっては、データ設定時間（Ｔ１）は５００
ナノセコンドか２マイクロセコンドでなければならない
ということも考慮されねばならない。さらに、各々のメ
ッセージの第一バイトは追加設定時間を必要とする。
れのステートマシンがその他のステートマシンよりの信
号を使用できるように、内部バスと信号ライン１６２に
より相互接続されている。Ｔ１の生成によるＣＤＯＲへの重複書き込み 図５（ａ）と図５（ｂ）に示されるように、ＩＥＥＥ４
８８規格に従い、マルチラインメッセージかコントロー
ラーにより転送されるデータがＩＥＥＥ４８８バス上で
有効となる以前少なくとも３５０ナノセコンドのデータ
設定時間（Ｔ１）が必要となる。ある条件では、システ
ムの構成によっては、データ設定時間（Ｔ１）は５００
ナノセコンドか２マイクロセコンドでなければならない
ということも考慮されねばならない。さらに、各々のメ
ッセージの第一バイトは追加設定時間を必要とする。
【００１９】ＩＥＥＥ４８８インターフェイスの以前の
実施例ではコントローラーの書き込みストローブのトレ
ーリングエッジにて、このデータ設定時間、即ち、Ｔ１
のカウントを開始していた。しかし、多くの条件下で
は、書き込みストローブのトレーリングエッジよりまえ
少なくとも１５０ナノセコンドの間はマイクロプロセッ
サーのデータバス上にてデータは有効である。したがっ
て、書き込みストローブの最後の１５０ナノセコンドへ
データ設定時間（Ｔ１）を重ねれば、少なくともコント
ローラーバス上のデータが上記のごとく１５０ナノセコ
ンドの間有効であるとわかっている条件下では、データ
通信スピードが改善される。
実施例ではコントローラーの書き込みストローブのトレ
ーリングエッジにて、このデータ設定時間、即ち、Ｔ１
のカウントを開始していた。しかし、多くの条件下で
は、書き込みストローブのトレーリングエッジよりまえ
少なくとも１５０ナノセコンドの間はマイクロプロセッ
サーのデータバス上にてデータは有効である。したがっ
て、書き込みストローブの最後の１５０ナノセコンドへ
データ設定時間（Ｔ１）を重ねれば、少なくともコント
ローラーバス上のデータが上記のごとく１５０ナノセコ
ンドの間有効であるとわかっている条件下では、データ
通信スピードが改善される。
【００２０】本発明は、書き込みストローブのトレーリ
ングエッジより３５０ｎｓの代わりに２００ｎｓだけカ
ウントするようにソースハンドシェイクに、セットされ
た場合は、指示するような２００ｎｓＴ１ビットをセッ
トする事による重ね合わせを利用している。透過ラッチ
でＣＤＯＲレジスターを実施する事により、ＧＰＩＢ上
の必要なデータの設定（Ｔ１遅れ）にＣＤＯＲの書き込
みを重ねることが可能となる。重ね合わせにより、ＧＰ
ＩＢ転送完了に要する時間は重ね合わせの幅だけ短くで
きる。これにより、ＧＰＩＢを経由してのより高速な転
送速度が実現できる。コマンド／データ出力レジスターＣＤＯＲ 図４に示すごとく、コマンド／データ出力レジスター
（ＣＤＯＲ）は、インターフェイスがＧＰＩＢトーカー
かアクティブコントローラーの時コンピューターからＧ
ＰＩＢ１０４へデータを移すのに使用される８ビットの
書き込み専用のレジスターである。出力データは個別に
このレジスターによりラッチされＤＩＲ（データ入力レ
ジスター）よりの読み込みによっても破壊はされない。
バイトがＣＤＯＲに書き込まれると、ＧＰＩＢソースハ
ンドシェイク（ＳＨ）機能が起動され（即ち、ローカル
メッセージｎｂａ、new byte availableが真）、そのバ
イトはＧＰＩＢへ転送される。このレジスターはまた直
接記憶アクセス（ＤＭＡ）コントローラーにより書き込
みができる。ＣＤＯＲは透過ラッチであり、従って、書
き込みサイクルの間マイクロプロセッサーのデータバス
上に何か変化があればそれはＧＰＩＢデータバスに反映
される。キーレジスター（ＫＥＹＲ） キーレジスターは書き込み専用のレジスターである。Ｋ
ＥＹＲのビットパターンは図４に示される。２００ｎｓ
Ｔ１遅れビットがマイクロプロセッサーによりセットさ
れれば、インターフェイス１００がＧＰＩＢ１０４にた
いしデータを発信するために使用されるときは、インタ
ーフェイス１００は非常に短いデータ整定時間（２００
ナノセコンド）を生成する。 補助レジスターＢ（ＡＵＸＲＢ） ＡＵＸＲＢ内のＴＲＩビットはインターフェイス回路の
ソースハンドシェイクのタイミングＴ１を決定する。Ｔ
ＲＩは三状態ＧＰＩＢドライバーが使用されていれば高
速データ転送速度（Ｔ１≧５００ｎｓ）実現するために
マイクロプロセッサーによりセットされる。ＴＲＩがセ
ットされると初めのデータバイトが転送された後、ソー
スハンドシェイクのＴ１としての高速度タイミングが可
能にする。ＴＲＩをクリヤーすると低速度タイミング
（Ｔ１≧２マイクロセコンド）を可能とする。Ｔ１遅れ
は、ＡＵＸＲＩのＶＳＴＤビットをセットするかキーレ
ジター１２４の２００ｎｓＴ１ビットをセットする事に
より、さらに短くできる。補助レジスターＩ（ＡＵＸＲＩ） ＡＵＸＲＩのＶＳＴＤビットをセットすると、ソースハ
ンドシェイク機能によるデータセットアップの為のＴ１
遅れの値が、ＡＴＮのアサート解除の後転送される二番
目とそれに続くデータバイトの為に、３５０ｎｓに設定
される。もしこのビットがクリヤーされると、Ｔ１の値
はＡＵＸＲＢのＴＲＩビットにより決定される。ソースハンドシェイク（ＳＨ） ソースハンドシェイクステートマシンはＩＥＥＥ４８
８．１規格に示されている状態図とは異なっている。状
態ＳＷＮＳとＳＩＷＳは除去されている。これら状態は
新バイトが使用可能（ｎｂａ）というローカルメッセー
ジが偽転送した場合を記録していた。好ましい実施例に
おけるソースハンドシェイクの状態図を図６に示す。
ングエッジより３５０ｎｓの代わりに２００ｎｓだけカ
ウントするようにソースハンドシェイクに、セットされ
た場合は、指示するような２００ｎｓＴ１ビットをセッ
トする事による重ね合わせを利用している。透過ラッチ
でＣＤＯＲレジスターを実施する事により、ＧＰＩＢ上
の必要なデータの設定（Ｔ１遅れ）にＣＤＯＲの書き込
みを重ねることが可能となる。重ね合わせにより、ＧＰ
ＩＢ転送完了に要する時間は重ね合わせの幅だけ短くで
きる。これにより、ＧＰＩＢを経由してのより高速な転
送速度が実現できる。コマンド／データ出力レジスターＣＤＯＲ 図４に示すごとく、コマンド／データ出力レジスター
（ＣＤＯＲ）は、インターフェイスがＧＰＩＢトーカー
かアクティブコントローラーの時コンピューターからＧ
ＰＩＢ１０４へデータを移すのに使用される８ビットの
書き込み専用のレジスターである。出力データは個別に
このレジスターによりラッチされＤＩＲ（データ入力レ
ジスター）よりの読み込みによっても破壊はされない。
バイトがＣＤＯＲに書き込まれると、ＧＰＩＢソースハ
ンドシェイク（ＳＨ）機能が起動され（即ち、ローカル
メッセージｎｂａ、new byte availableが真）、そのバ
イトはＧＰＩＢへ転送される。このレジスターはまた直
接記憶アクセス（ＤＭＡ）コントローラーにより書き込
みができる。ＣＤＯＲは透過ラッチであり、従って、書
き込みサイクルの間マイクロプロセッサーのデータバス
上に何か変化があればそれはＧＰＩＢデータバスに反映
される。キーレジスター（ＫＥＹＲ） キーレジスターは書き込み専用のレジスターである。Ｋ
ＥＹＲのビットパターンは図４に示される。２００ｎｓ
Ｔ１遅れビットがマイクロプロセッサーによりセットさ
れれば、インターフェイス１００がＧＰＩＢ１０４にた
いしデータを発信するために使用されるときは、インタ
ーフェイス１００は非常に短いデータ整定時間（２００
ナノセコンド）を生成する。 補助レジスターＢ（ＡＵＸＲＢ） ＡＵＸＲＢ内のＴＲＩビットはインターフェイス回路の
ソースハンドシェイクのタイミングＴ１を決定する。Ｔ
ＲＩは三状態ＧＰＩＢドライバーが使用されていれば高
速データ転送速度（Ｔ１≧５００ｎｓ）実現するために
マイクロプロセッサーによりセットされる。ＴＲＩがセ
ットされると初めのデータバイトが転送された後、ソー
スハンドシェイクのＴ１としての高速度タイミングが可
能にする。ＴＲＩをクリヤーすると低速度タイミング
（Ｔ１≧２マイクロセコンド）を可能とする。Ｔ１遅れ
は、ＡＵＸＲＩのＶＳＴＤビットをセットするかキーレ
ジター１２４の２００ｎｓＴ１ビットをセットする事に
より、さらに短くできる。補助レジスターＩ（ＡＵＸＲＩ） ＡＵＸＲＩのＶＳＴＤビットをセットすると、ソースハ
ンドシェイク機能によるデータセットアップの為のＴ１
遅れの値が、ＡＴＮのアサート解除の後転送される二番
目とそれに続くデータバイトの為に、３５０ｎｓに設定
される。もしこのビットがクリヤーされると、Ｔ１の値
はＡＵＸＲＢのＴＲＩビットにより決定される。ソースハンドシェイク（ＳＨ） ソースハンドシェイクステートマシンはＩＥＥＥ４８
８．１規格に示されている状態図とは異なっている。状
態ＳＷＮＳとＳＩＷＳは除去されている。これら状態は
新バイトが使用可能（ｎｂａ）というローカルメッセー
ジが偽転送した場合を記録していた。好ましい実施例に
おけるソースハンドシェイクの状態図を図６に示す。
【００２１】ソースアイドルステート（ＳＩＤＳ）：
ＳＩＤＳではソースハンドシェイク機能は割り込み禁止
とされる。ソースハンドシェイク機能はＳＩＤＳでオン
となり、インターフェイス１００がバイトをＧＰＩＢ１
０４へ発信してやる必要があるような状態（アクティブ
状態（ＴＡＣＳ）、直列ポートアクティブ状態（ＳＰＡ
Ｓ）、かまたはコントローラーアクティブ状態（ＣＡＣ
Ｓ））にインターフェイス１００があるとき、ソースハ
ンドシェイク機能はＳＩＤＳからＳＧＮＳへ移る。ソー
スハンドシェイク機能は上記状態の何れもがアクティブ
でないときはｔ２以内にＳＩＤＳに復帰する（ｔ２はＩ
ＥＥＥ４８８．１規格で説明され、定義されている。） ソース生成状態（ＳＧＮＳ）： ＳＧＮＳではインター
フェイス１００はＧＰＩＢ１０４のＤＩＯライン上でＣ
ＤＯＲを駆動しているが、また、コマンドバイトかデー
タバイトかまたは新バイト使用可能（ｎｂａ）メッセー
ジを出すより前に使用可能となるように直列ポート応答
を待って待機している。ソースハンドシェイク機能はロ
ーカルメッセージｎｂａが真となった時、ＳＧＮＳより
ＳＤＹＳ１へ移る。
ＳＩＤＳではソースハンドシェイク機能は割り込み禁止
とされる。ソースハンドシェイク機能はＳＩＤＳでオン
となり、インターフェイス１００がバイトをＧＰＩＢ１
０４へ発信してやる必要があるような状態（アクティブ
状態（ＴＡＣＳ）、直列ポートアクティブ状態（ＳＰＡ
Ｓ）、かまたはコントローラーアクティブ状態（ＣＡＣ
Ｓ））にインターフェイス１００があるとき、ソースハ
ンドシェイク機能はＳＩＤＳからＳＧＮＳへ移る。ソー
スハンドシェイク機能は上記状態の何れもがアクティブ
でないときはｔ２以内にＳＩＤＳに復帰する（ｔ２はＩ
ＥＥＥ４８８．１規格で説明され、定義されている。） ソース生成状態（ＳＧＮＳ）： ＳＧＮＳではインター
フェイス１００はＧＰＩＢ１０４のＤＩＯライン上でＣ
ＤＯＲを駆動しているが、また、コマンドバイトかデー
タバイトかまたは新バイト使用可能（ｎｂａ）メッセー
ジを出すより前に使用可能となるように直列ポート応答
を待って待機している。ソースハンドシェイク機能はロ
ーカルメッセージｎｂａが真となった時、ＳＧＮＳより
ＳＤＹＳ１へ移る。
【００２２】ソース遅延状態１（ＳＤＹＳ１）：ＳＤＹ
Ｓ１ではソースハンドシェイク機能は少なくともＴ１の
間はＧＰＩＢ１０４のＤＩＯライン上でＣＤＯＲに新バ
イトを駆動する。Ｔ１の時間が経過するとソースハンド
シェイク機能はＳＤＹＳ１を出てＳＤＹＳ２に移る。ソ
ース遅延状態２（ＳＤＹＳ２）：ＳＤＹＳ２ではＤＩＯ
ラインは少なくともＴ１の間は有効なデータですでに駆
動されており、ソースハンドシェイク機能はＤＡＶ（デ
ータ有効）をアサートする前に全てのリスナーがＮＲＦ
Ｄ（受信不可）のアサート解除するのを待っている。ソ
ースハンドシェイク機能はＮＲＦＤをアサートするリス
ナーがまったくなくなると直ちに、ＳＤＹＳ２を出てＳ
ＴＲＳに移る。
Ｓ１ではソースハンドシェイク機能は少なくともＴ１の
間はＧＰＩＢ１０４のＤＩＯライン上でＣＤＯＲに新バ
イトを駆動する。Ｔ１の時間が経過するとソースハンド
シェイク機能はＳＤＹＳ１を出てＳＤＹＳ２に移る。ソ
ース遅延状態２（ＳＤＹＳ２）：ＳＤＹＳ２ではＤＩＯ
ラインは少なくともＴ１の間は有効なデータですでに駆
動されており、ソースハンドシェイク機能はＤＡＶ（デ
ータ有効）をアサートする前に全てのリスナーがＮＲＦ
Ｄ（受信不可）のアサート解除するのを待っている。ソ
ースハンドシェイク機能はＮＲＦＤをアサートするリス
ナーがまったくなくなると直ちに、ＳＤＹＳ２を出てＳ
ＴＲＳに移る。
【００２３】ソース転送状態（ＳＴＲＳ）：ＳＴＲＳで
はソースハンドシェイク機能はＤＡＶをアサートし、Ｇ
ＰＩＢ ＤＩＯライン上のデータが有効であることを示
す。全てのリスナーがＮＤＡＣ（データ未受信）のアサ
ートの解除を一度おこなうと、ソースハンドシェイク機
能はＳＴＲＳを出てＳＧＮＳに復帰する。ｎｂａが真の
ときは、ソースハンドシェイク機能はＳＧＮＳよりＳＤ
ＹＳ１へ移る。
はソースハンドシェイク機能はＤＡＶをアサートし、Ｇ
ＰＩＢ ＤＩＯライン上のデータが有効であることを示
す。全てのリスナーがＮＤＡＣ（データ未受信）のアサ
ートの解除を一度おこなうと、ソースハンドシェイク機
能はＳＴＲＳを出てＳＧＮＳに復帰する。ｎｂａが真の
ときは、ソースハンドシェイク機能はＳＧＮＳよりＳＤ
ＹＳ１へ移る。
【００２４】ソースハンドシェイク機能はＴ１遅延時間
により指定される時間だけＳＤＹＳ１にとどまり、ＧＰ
ＩＢ ＤＩＯラインのＣＤＯＲの内容を駆動する。Ｔ１
はＴＲＩ、ＶＳＴＤと２００ｎｓＴ１ビットの値とＨＳ
ＴＳにより決定される（図７と次の表を参照）。ＨＳＴ
ＳはＡＴＮのアサート解除が転送された後の最初のデー
タバイトの後に入力される。これにより、ＡＴＮが真と
なるまでの次に続く全てのバイトのバス整定時間が短く
できる。インターフェイスがアクティブコントローラー
の時（即ち、ＡＴＮがアサートされている時）はＨＳＴ
Ｓはいつも偽である。 ２００ｎｓ ＴＲＩ ＶＳＴＤ 〜ＨＳＴＳ ＨＳＴＳ Ｔ１ビット コマンドと 続くデータ 第一データバイト バイトの のＴ１遅延 Ｔ１遅延 ０ ０ ０ ２．０ｕｓｅｃ ２．０ｕｓｅｃ ０ ０ １ １．１ｕｓｅｃ １．１ｕｓｅｃ ０ １ ０ ２．０ｕｓｅｃ ５００ｎｓ ０ １ １ １．１ｕｓｅｃ ３５０ｎｓ １ × × 同 上 ２００ｎｓ＋重 ね合せの幅 上記の表での時間値は書き込みパルスのトレーリングエ
ッジより遅延である。従って、ＴＲＩとＶＳＴＤがセッ
トされ、２００ｎｓＴ１がクリヤーされると、まだ１５
０ｎｓの重ね合わせがあり、さらに書き込みパルスのト
レーリングエッジの後３５０ｎｓの遅れがあり、これら
全て合計するとＩＥＥＥ４８８規格で要求されている５
００ｎｓのＴ１遅延を満足する。
により指定される時間だけＳＤＹＳ１にとどまり、ＧＰ
ＩＢ ＤＩＯラインのＣＤＯＲの内容を駆動する。Ｔ１
はＴＲＩ、ＶＳＴＤと２００ｎｓＴ１ビットの値とＨＳ
ＴＳにより決定される（図７と次の表を参照）。ＨＳＴ
ＳはＡＴＮのアサート解除が転送された後の最初のデー
タバイトの後に入力される。これにより、ＡＴＮが真と
なるまでの次に続く全てのバイトのバス整定時間が短く
できる。インターフェイスがアクティブコントローラー
の時（即ち、ＡＴＮがアサートされている時）はＨＳＴ
Ｓはいつも偽である。 ２００ｎｓ ＴＲＩ ＶＳＴＤ 〜ＨＳＴＳ ＨＳＴＳ Ｔ１ビット コマンドと 続くデータ 第一データバイト バイトの のＴ１遅延 Ｔ１遅延 ０ ０ ０ ２．０ｕｓｅｃ ２．０ｕｓｅｃ ０ ０ １ １．１ｕｓｅｃ １．１ｕｓｅｃ ０ １ ０ ２．０ｕｓｅｃ ５００ｎｓ ０ １ １ １．１ｕｓｅｃ ３５０ｎｓ １ × × 同 上 ２００ｎｓ＋重 ね合せの幅 上記の表での時間値は書き込みパルスのトレーリングエ
ッジより遅延である。従って、ＴＲＩとＶＳＴＤがセッ
トされ、２００ｎｓＴ１がクリヤーされると、まだ１５
０ｎｓの重ね合わせがあり、さらに書き込みパルスのト
レーリングエッジの後３５０ｎｓの遅れがあり、これら
全て合計するとＩＥＥＥ４８８規格で要求されている５
００ｎｓのＴ１遅延を満足する。
【００２５】図５（ｂ）に示すように、この計画案は五
つの予想Ｔ１トリガー信号を出力する多出力時間カウン
ター１８０により実行できる。このカウンター１８０は
ソースハンドシェイクステートマシン（図６参照）がＳ
ＤＹＳ１状態にある時にのみイネーブルされる。簡単な
マルチプレクサー１８２により、ＨＳＴＳ、ＴＲＩ、Ｖ
ＳＴＤと２００ｎｓＴ１信号の値に基づき、上記五つの
信号より最も適する信号を選択し、Ｔ１信号として出力
するが、これはまたソースハンドシェイクステートマシ
ンでＳＤＹＳ１よりＳＤＹＳ２に遷移するために使用さ
れる。
つの予想Ｔ１トリガー信号を出力する多出力時間カウン
ター１８０により実行できる。このカウンター１８０は
ソースハンドシェイクステートマシン（図６参照）がＳ
ＤＹＳ１状態にある時にのみイネーブルされる。簡単な
マルチプレクサー１８２により、ＨＳＴＳ、ＴＲＩ、Ｖ
ＳＴＤと２００ｎｓＴ１信号の値に基づき、上記五つの
信号より最も適する信号を選択し、Ｔ１信号として出力
するが、これはまたソースハンドシェイクステートマシ
ンでＳＤＹＳ１よりＳＤＹＳ２に遷移するために使用さ
れる。
【００２６】Ｔ１により指定された時間が経過すると、
ＳＤＹＳ２が入力される。ＧＰＩＢハンドシェイクの同期検出 本発明はＩＥＥＥ４８８インターフェイスによるマルチ
バイトメッセージ処理を改良する。具体的には、割り込
み信号を用いてバス上の全てのリスナーによりＩＥＥＥ
４８８メッセージの最終バイトが読みとり完了したこと
をマイクロプロセッサーに通信する方法を本発明は提供
する。改良機能を駆動するためには、マイクロプロセッ
サーは図４に示されるレジスター１３０のＳＹＮＣ Ｉ
Ｅ（同期割り込みイネーブル）ビットに１を書き込む。
ＳＹＮＣ ＩＥビットがセットされ、ＳＹＮＣステート
マシン（図２）がＳＹＮＣ状態にはいると、割り込み信
号がマイクロプロセッサーの送られて、メッセージの終
わったことを示す。ＳＹＮＣ機能 ＳＹＮＣ機能はＩＥＥＥ４８８規格には定義されていな
い。それはインターフェイスの特別なＳＹＮＣビットを
制御し、ＧＰＩＢが転送の終了に同期をとることを完了
したことを示す（最後のバイトが転送された後ＤＡＶが
アサート解除されたときにＧＰＩＢは同期が取れたとい
う）。ＳＹＮＣビットは、ＧＰＩＢハンドシェイクが完
了していれば、転送の完了時にセットされる。
ＳＤＹＳ２が入力される。ＧＰＩＢハンドシェイクの同期検出 本発明はＩＥＥＥ４８８インターフェイスによるマルチ
バイトメッセージ処理を改良する。具体的には、割り込
み信号を用いてバス上の全てのリスナーによりＩＥＥＥ
４８８メッセージの最終バイトが読みとり完了したこと
をマイクロプロセッサーに通信する方法を本発明は提供
する。改良機能を駆動するためには、マイクロプロセッ
サーは図４に示されるレジスター１３０のＳＹＮＣ Ｉ
Ｅ（同期割り込みイネーブル）ビットに１を書き込む。
ＳＹＮＣ ＩＥビットがセットされ、ＳＹＮＣステート
マシン（図２）がＳＹＮＣ状態にはいると、割り込み信
号がマイクロプロセッサーの送られて、メッセージの終
わったことを示す。ＳＹＮＣ機能 ＳＹＮＣ機能はＩＥＥＥ４８８規格には定義されていな
い。それはインターフェイスの特別なＳＹＮＣビットを
制御し、ＧＰＩＢが転送の終了に同期をとることを完了
したことを示す（最後のバイトが転送された後ＤＡＶが
アサート解除されたときにＧＰＩＢは同期が取れたとい
う）。ＳＹＮＣビットは、ＧＰＩＢハンドシェイクが完
了していれば、転送の完了時にセットされる。
【００２７】ＳＹＮＣ機能は遷移の為のたいへん複雑な
項を持つ一つのステートマシンとして現実に実用化でき
るかもしれないが、その利用法は、ＤＭＡ（直接メモリ
アクセス）読み込み、ＤＭＡ読み込み、プログラムＩ／
Ｏ読み込み、プログラムＩ／Ｏ書き込みの為には、実質
的に異なるので、四つの状態図が図の中に含まれる。そ
の全ての場合につきＳＹＮＣビットはＳＹＮＣ状態での
みセットされる。さらに、ＳＹＮＣビットがセットさ
れ、かつ、マイクロプロセッサーが前もってＳＹＮＣＩ
Ｅビットをセットしているときのみ、割り込みは（マイ
クロプロセッサーに指示するために）生成される。プログラムされたＩ／Ｏ書き込みＳＹＮＣ機能 ＳＹＮＣステートマシンのプログラムされたＩ／Ｏ書き
込みヴァージョンの状態図が図８に示される。ＳＹＮＣ
ステートマシンがこのモードとなるためにはインターフ
ェイス回路はＴＡＣＳ（トーカーアクティブステート）
かＣＡＣＳ（コントローラーアクティブステート）でな
ければならず、メッセージ発信のためにＤＭＡを使用し
てはならない。
項を持つ一つのステートマシンとして現実に実用化でき
るかもしれないが、その利用法は、ＤＭＡ（直接メモリ
アクセス）読み込み、ＤＭＡ読み込み、プログラムＩ／
Ｏ読み込み、プログラムＩ／Ｏ書き込みの為には、実質
的に異なるので、四つの状態図が図の中に含まれる。そ
の全ての場合につきＳＹＮＣビットはＳＹＮＣ状態での
みセットされる。さらに、ＳＹＮＣビットがセットさ
れ、かつ、マイクロプロセッサーが前もってＳＹＮＣＩ
Ｅビットをセットしているときのみ、割り込みは（マイ
クロプロセッサーに指示するために）生成される。プログラムされたＩ／Ｏ書き込みＳＹＮＣ機能 ＳＹＮＣステートマシンのプログラムされたＩ／Ｏ書き
込みヴァージョンの状態図が図８に示される。ＳＹＮＣ
ステートマシンがこのモードとなるためにはインターフ
ェイス回路はＴＡＣＳ（トーカーアクティブステート）
かＣＡＣＳ（コントローラーアクティブステート）でな
ければならず、メッセージ発信のためにＤＭＡを使用し
てはならない。
【００２８】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もし、ＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）、ステートマ
シンはＳＹＮＣを出てＷＣＷＳへ遷移する。マイクロプ
ロセッサーのドライバーソフトウェアーはクリヤーｓｙ
ｎｃのコマンドを生成するが、そのコマンドは、ＣＤＯ
ＲにたいしプログラムされたＩ／Ｏ転送の最終データバ
イトを書き込む前にＳＹＮＣビットをクリヤーするた
め、インターフェイスへクリヤーｓｙｎｃパルスを生成
させる。
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もし、ＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）、ステートマ
シンはＳＹＮＣを出てＷＣＷＳへ遷移する。マイクロプ
ロセッサーのドライバーソフトウェアーはクリヤーｓｙ
ｎｃのコマンドを生成するが、そのコマンドは、ＣＤＯ
ＲにたいしプログラムされたＩ／Ｏ転送の最終データバ
イトを書き込む前にＳＹＮＣビットをクリヤーするた
め、インターフェイスへクリヤーｓｙｎｃパルスを生成
させる。
【００２９】書き込みサイクル待ち状態（ＷＣＷＳ）：
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＤＶＷＳへ遷移
する。 データ有効待ち状態（ＤＶＷＳ）： ＤＶＷＳでは、ス
テートマシンはバイトが発信されるのを待っている。Ｄ
ＡＶ（データ有効）がアサートされているとき（最終バ
イトが発信されているとき）ステートマシンはＤＶＷＳ
を出てＷＳＮＳへ入る。
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＤＶＷＳへ遷移
する。 データ有効待ち状態（ＤＶＷＳ）： ＤＶＷＳでは、ス
テートマシンはバイトが発信されるのを待っている。Ｄ
ＡＶ（データ有効）がアサートされているとき（最終バ
イトが発信されているとき）ステートマシンはＤＶＷＳ
を出てＷＳＮＳへ入る。
【００３０】同期待ち状態（ＷＳＮＳ）： ＷＳＮＳで
は、ＤＡＶは転送の最終バイトの為にアサートされてい
て、ステートマシンは、ＳＹＮＣビットがセットされる
前に、ＤＡＶがアサート解除となるのを待っている。ス
テートマシンは、ＤＡＶが偽となるとＳＹＮＣ状態に帰
る。ＤＭＡ書き込みＳＹＮＣ機能 ＤＭＡ書き込み期間のＳＹＮＣステートマシンの状態図
を図９に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＴＡＣＳかＣＡＣＳで
なければならない。
は、ＤＡＶは転送の最終バイトの為にアサートされてい
て、ステートマシンは、ＳＹＮＣビットがセットされる
前に、ＤＡＶがアサート解除となるのを待っている。ス
テートマシンは、ＤＡＶが偽となるとＳＹＮＣ状態に帰
る。ＤＭＡ書き込みＳＹＮＣ機能 ＤＭＡ書き込み期間のＳＹＮＣステートマシンの状態図
を図９に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＴＡＣＳかＣＡＣＳで
なければならない。
【００３１】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もし、クリヤーｓｙｎｃのコマンドが
発信されると、ＳＹＮＣステートマシンはＳＹＮＣを出
てＴＣＷＳに入る。ドライバーソフトウェアは、ＤＭＡ
書き込み操作を始める前にＳＹＮＣビットをクリヤーし
なければならない。
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もし、クリヤーｓｙｎｃのコマンドが
発信されると、ＳＹＮＣステートマシンはＳＹＮＣを出
てＴＣＷＳに入る。ドライバーソフトウェアは、ＤＭＡ
書き込み操作を始める前にＳＹＮＣビットをクリヤーし
なければならない。
【００３２】ターミナルカウント待ち状態（ＴＣＷ
Ｓ）： ＴＣＷＳ状態では、ＳＹＮＣステートマシン
は、ＴＣ（ターミナルカウント）がアサート（ＤＭＡ転
送の最終バイトがＣＤＯＲに書き込まれたとき）された
状態で、ＣＤＯＲへＤＭＡ書き込みアクセスがなされる
のを待っている。マイクロプロセッサーのＤＭＡコント
ローラがＣＤＯＲへ（ＴＣ信号により示されるように）
メッセージの最終バイトを書き込むと直ぐに、ＳＹＮＣ
ステートマシンはＴＣＷＳからＤＶＷＳへ入る。
Ｓ）： ＴＣＷＳ状態では、ＳＹＮＣステートマシン
は、ＴＣ（ターミナルカウント）がアサート（ＤＭＡ転
送の最終バイトがＣＤＯＲに書き込まれたとき）された
状態で、ＣＤＯＲへＤＭＡ書き込みアクセスがなされる
のを待っている。マイクロプロセッサーのＤＭＡコント
ローラがＣＤＯＲへ（ＴＣ信号により示されるように）
メッセージの最終バイトを書き込むと直ぐに、ＳＹＮＣ
ステートマシンはＴＣＷＳからＤＶＷＳへ入る。
【００３３】データ有効待ち状態（ＤＶＷＳ）： ＤＶ
ＷＳでは、最終バイトはＣＤＯＲに書き込まれていて、
ＳＹＮＣステートマシンはバイトが発信されるのを待っ
ている。ＤＡＶがアサートされると（最終バイトが発信
されていると）、ＳＹＮＣステートマシンはＤＶＷＳか
らＷＳＮＳへ入る。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶは
アサートされて、ＳＹＮＣステートマシンは、ＳＹＮＣ
ビットがセットされる前に、ＤＡＶがアサート解除され
るのを待っている。ＤＡＶが偽となると、ＳＹＮＣステ
ートマシンはＳＹＮＣ状態に帰る。
ＷＳでは、最終バイトはＣＤＯＲに書き込まれていて、
ＳＹＮＣステートマシンはバイトが発信されるのを待っ
ている。ＤＡＶがアサートされると（最終バイトが発信
されていると）、ＳＹＮＣステートマシンはＤＶＷＳか
らＷＳＮＳへ入る。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶは
アサートされて、ＳＹＮＣステートマシンは、ＳＹＮＣ
ビットがセットされる前に、ＤＡＶがアサート解除され
るのを待っている。ＤＡＶが偽となると、ＳＹＮＣステ
ートマシンはＳＹＮＣ状態に帰る。
【００３４】ＤＭＡ書き込み操作中に、ＳＹＮＣ機能が
有効となるためには、ＣＤＯＲの最終バイトの書き込み
サイクルの間、ＤＭＡコントローラーはＴＣ信号をアサ
ートできなければならない。プログラムされたＩ／Ｏ読み込みＳＹＮＣ機能 プログラムされたＩ／Ｏ読み込みの期間のＳＹＮＣステ
ートマシンの状態図を図１０に示す。ＳＹＮＣステート
マシンがこのモードとなるためには、インターフェイス
はＬＡＣＳ（リスナーアクティブステート）でなければ
ならない。
有効となるためには、ＣＤＯＲの最終バイトの書き込み
サイクルの間、ＤＭＡコントローラーはＴＣ信号をアサ
ートできなければならない。プログラムされたＩ／Ｏ読み込みＳＹＮＣ機能 プログラムされたＩ／Ｏ読み込みの期間のＳＹＮＣステ
ートマシンの状態図を図１０に示す。ＳＹＮＣステート
マシンがこのモードとなるためには、インターフェイス
はＬＡＣＳ（リスナーアクティブステート）でなければ
ならない。
【００３５】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。ＤＡＶがアサートされると、ＳＹＮＣ
ステートマシンはＳＹＮＣを出てＷＳＮＳへ遷移する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶが
アサートされる。ＤＡＶのアサートが解除されると、Ｓ
ＹＮＣステートマシンはＳＹＮＣへかえる。プログラム
されたＩ／Ｏ読み込み時、ＤＡＶが偽のときＳＹＮＣビ
ットはセットされ、ＤＡＶが真のとき、ＳＹＮＣビット
はクリヤーされる。
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。ＤＡＶがアサートされると、ＳＹＮＣ
ステートマシンはＳＹＮＣを出てＷＳＮＳへ遷移する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、ＤＡＶが
アサートされる。ＤＡＶのアサートが解除されると、Ｓ
ＹＮＣステートマシンはＳＹＮＣへかえる。プログラム
されたＩ／Ｏ読み込み時、ＤＡＶが偽のときＳＹＮＣビ
ットはセットされ、ＤＡＶが真のとき、ＳＹＮＣビット
はクリヤーされる。
【００３６】プログラムされたＩ／Ｏ読み込み時には、
ＳＹＮＣビットは各バイトごとに切り替わり、したがっ
て、ＳＹＮＣビットは、ＤＩＲから転送の最終バイトの
読み込みが終わってしまうまでは、ポールされたり、割
り込みのためイネーブルされたりしてはならない。プロ
グラムされたＩ／Ｏ読み込み時には、クリヤーｓｙｎｃ
のコマンドは発信されてはならない。ＤＭＡ読み込みＳＹＮＣ機能 ＤＭＡ読み込み時のＳＹＮＣステートマシンの状態図を
図１１に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＬＡＣＳ（リスナーア
クティブステート）になければならない。
ＳＹＮＣビットは各バイトごとに切り替わり、したがっ
て、ＳＹＮＣビットは、ＤＩＲから転送の最終バイトの
読み込みが終わってしまうまでは、ポールされたり、割
り込みのためイネーブルされたりしてはならない。プロ
グラムされたＩ／Ｏ読み込み時には、クリヤーｓｙｎｃ
のコマンドは発信されてはならない。ＤＭＡ読み込みＳＹＮＣ機能 ＤＭＡ読み込み時のＳＹＮＣステートマシンの状態図を
図１１に示す。ＳＹＮＣステートマシンがこのモードと
なるためにはインターフェイスはＬＡＣＳ（リスナーア
クティブステート）になければならない。
【００３７】同期した状態（ＳＹＮＣ）： ＳＹＮＣで
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もしＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）ステートマシ
ンはＳＹＮＣを出てＷＣＷＳへ遷移する。ドライバーソ
フトウェアーはＤＭＡ転送を開始する前にＳＹＮＣビッ
トへクリヤーしなければならない。
は、インターフェイス１００は現在のデータ転送と同期
し、ＧＰＩＢは同期がとれていて、ＳＹＮＣビットはセ
ットされている。もしＳＹＮＣビットがクリヤーされ
（クリヤーｓｙｎｃパルスが発信される）ステートマシ
ンはＳＹＮＣを出てＷＣＷＳへ遷移する。ドライバーソ
フトウェアーはＤＭＡ転送を開始する前にＳＹＮＣビッ
トへクリヤーしなければならない。
【００３８】書き込みサイクル待ち状態（ＷＣＷＳ）：
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＷＳＮＳへ遷移
する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、クリヤー
ｓｙｎｃパルスが受信されて、ＤＡＶがアサートされ
る。ＤＡＶのアサートが解除されると、ＳＹＮＣステー
トマシンはＷＳＮＳをぬけてＳＹＮＳへはいる。
ＷＣＷＳでは、クリヤーｓｙｎｃパルスは真である
が、ステートマシンはクリヤーｓｙｎｃパルスが偽とな
るのを待っている。クリヤーｓｙｎｃパルスが偽となる
と直ちにステートマシンはＷＣＷＳからＷＳＮＳへ遷移
する。 同期待ち状態（ＷＳＮＳ）： ＷＳＮＳでは、クリヤー
ｓｙｎｃパルスが受信されて、ＤＡＶがアサートされ
る。ＤＡＶのアサートが解除されると、ＳＹＮＣステー
トマシンはＷＳＮＳをぬけてＳＹＮＳへはいる。
【００３９】同期状態（ＳＹＮＳ）： ＳＹＮＳでは、
ＧＰＩＢは同期がとられる（ＤＡＶはアサートされてい
ない）。ＤＡＶがアサートされると、ＳＹＮＣステート
マシンはＳＹＮＳを抜けでてＷＳＮＳにはいる。もし、
ＬＢＲＳがアクティブなら（ＤＭＡコントローラーによ
りＤＭＡ転送の最終バイトが読みとられたことを意味す
る）、ＳＹＮＣステートマシンはＳＹＮＳを抜け出てＳ
ＹＮＣへ帰る。
ＧＰＩＢは同期がとられる（ＤＡＶはアサートされてい
ない）。ＤＡＶがアサートされると、ＳＹＮＣステート
マシンはＳＹＮＳを抜けでてＷＳＮＳにはいる。もし、
ＬＢＲＳがアクティブなら（ＤＭＡコントローラーによ
りＤＭＡ転送の最終バイトが読みとられたことを意味す
る）、ＳＹＮＣステートマシンはＳＹＮＳを抜け出てＳ
ＹＮＣへ帰る。
【００４０】非最終バイト読み込み状態（〜ＬＢＲ
Ｓ）： ＬＢＲＳでは、ＳＹＮＣステートマシンは、Ｄ
ＭＡ転送の最終バイトをＤＭＡコントローラーが読むの
を待っている。セットｓｙｎｃコマンドが発信されたか
または、ＴＣ（ターミナルカウンタ）が真のときＤＩＲ
が（ＤＭＡコントローラー）ＤＡＣＫアクセスにより読
み込まれたときに、ＳＹＮＣステートマシンは〜ＬＢＲ
Ｓを抜けでてＬＢＲＳに入る。
Ｓ）： ＬＢＲＳでは、ＳＹＮＣステートマシンは、Ｄ
ＭＡ転送の最終バイトをＤＭＡコントローラーが読むの
を待っている。セットｓｙｎｃコマンドが発信されたか
または、ＴＣ（ターミナルカウンタ）が真のときＤＩＲ
が（ＤＭＡコントローラー）ＤＡＣＫアクセスにより読
み込まれたときに、ＳＹＮＣステートマシンは〜ＬＢＲ
Ｓを抜けでてＬＢＲＳに入る。
【００４１】最終バイト読み込み状態（ＬＢＲＳ）：
ＬＢＲＳでは、ＤＭＡ転送の最終バイトはＤＩＲから読
み込まれているか、セットｓｙｎｃコマンドが発信され
ているかである。マイクロプロセッサーがクリヤーｓｙ
ｎｃコマンドを発信したとき、ＳＹＮＣステートマシン
はＬＢＲＳを抜けでて〜ＬＢＲＳに帰る。ＳＹＮＣ機能
が動作し始めると、それはバイトごとに、ＷＳＮＳとＳ
ＹＮＳを交互に切り替わる。ＳＹＮＳではＬＢＲＳが真
なら、ＳＹＮＣ機能はＳＹＮＣに移る。ＤＩＲ（データ
入力レジスター）からの最終バイトを読みとっている間
ターミナルカウントまで行くとこの動作は自動的に行わ
れる。しかし、そうならなければ（即ち、タイムアウト
か早期終了が検出されたら）、ＬＢＲＳはセットｓｙｎ
ｃコマンドを発信する事によりセットされ、したがっ
て、ＳＹＮＣビットがセットされる（即ち、ＧＰＩＢは
同期がとられる）。ＤＭＡ転送でのハンドシェイクホールドオフと自動最終
バイト処理 ＩＥＥＥ Ｓｔｄ４８８はローカルメッセージｒｆｄ
（データにたいする準備）、を定義しているが、これは
マイクロプロセッサーによりデータの各バイトが受信さ
れる前に、発信される。このｒｆｄメッセージはバスの
ＮＲＦＤライン上で転送される（図３参照）。ローカル
メッセージの発信はＧＰＩＢの信号ラインに、トーカー
が次のデータバイトをＧＰＩＢ上を転送するのを許容す
るように影響を与える。最大のデータ転送速度を得るた
めこのローカルメッセージはインターフェイスがもう１
バイト受信準備できたときはいつでもデータ転送サイク
ルの間は自動的にアサートされる。
ＬＢＲＳでは、ＤＭＡ転送の最終バイトはＤＩＲから読
み込まれているか、セットｓｙｎｃコマンドが発信され
ているかである。マイクロプロセッサーがクリヤーｓｙ
ｎｃコマンドを発信したとき、ＳＹＮＣステートマシン
はＬＢＲＳを抜けでて〜ＬＢＲＳに帰る。ＳＹＮＣ機能
が動作し始めると、それはバイトごとに、ＷＳＮＳとＳ
ＹＮＳを交互に切り替わる。ＳＹＮＳではＬＢＲＳが真
なら、ＳＹＮＣ機能はＳＹＮＣに移る。ＤＩＲ（データ
入力レジスター）からの最終バイトを読みとっている間
ターミナルカウントまで行くとこの動作は自動的に行わ
れる。しかし、そうならなければ（即ち、タイムアウト
か早期終了が検出されたら）、ＬＢＲＳはセットｓｙｎ
ｃコマンドを発信する事によりセットされ、したがっ
て、ＳＹＮＣビットがセットされる（即ち、ＧＰＩＢは
同期がとられる）。ＤＭＡ転送でのハンドシェイクホールドオフと自動最終
バイト処理 ＩＥＥＥ Ｓｔｄ４８８はローカルメッセージｒｆｄ
（データにたいする準備）、を定義しているが、これは
マイクロプロセッサーによりデータの各バイトが受信さ
れる前に、発信される。このｒｆｄメッセージはバスの
ＮＲＦＤライン上で転送される（図３参照）。ローカル
メッセージの発信はＧＰＩＢの信号ラインに、トーカー
が次のデータバイトをＧＰＩＢ上を転送するのを許容す
るように影響を与える。最大のデータ転送速度を得るた
めこのローカルメッセージはインターフェイスがもう１
バイト受信準備できたときはいつでもデータ転送サイク
ルの間は自動的にアサートされる。
【００４２】しかし、データ転送の最終バイトの後、マ
イクロプロセッサーはローカルｒｆｄメッセージをイン
ヒビットして、トーカー装置がさらにバイトを送信しな
いようにしてやる必要がある。例えば、マイクロプロセ
ッサーで走っているアプリケーションソフトが装置より
１００バイト読みとることを要求し、何かの理由でその
装置が１００バイトよりも多くの送信すべきバイトを持
っているとすると、１０１番目のバイトの転送はアプリ
ケーションソフトが特にさらなるバイトを要求するまで
インヒビットされる。１００バイトの受信が完了した瞬
間にはマイクロプロセッサーにとってはアプリケーショ
ンがさらにバイトを必要としているか、不足している
か、またはアプリケーションが次のバス動作を意図して
いるのか解らないので、最も安全なコースは続くバイト
の到着をインヒビットする事である。続くバイトの到着
を阻止するために、先行技術を使用した装置は、次の
（即ち、最終の）のバイトが受信された後、インターフ
ェイスがｒｆｄローカルメッセージを発信しないように
効果的に指示するため、転送の最終のすぐ前のバイトと
最終のバイトの間にソフトウェアの介入を必要としてい
た。このようなソフトウェアーはシステムの性能を劣化
させるだけでなく、インターフェイスを制御するドライ
バーソフトウェアを大幅に複雑化している。これによる
と、全ての入力データの転送は次の二つの部分に分割さ
れる必要がある。即ち、グループとして転送される、通
常ＤＭＡによる、初めのｎ−１のバイトとそれに続く１
バイトの第二の転送である。これら二つの転送の間、マ
イクロプロセッサーのソフトウェアはインターフェイス
に標準ｒｆｄメッセージを発信しないように指示する。
転送を分割する複雑さに加えて、二つに分割された部分
の間に発生しうる非同期のＧＰＩＢ事象（例えば、ＥＮ
Ｄメッセージの入力）があり、これらは、様々な競合条
件を発生させてしまい、それらを避けるためには、先行
技術のみを使用するとすれば、非常に複雑なソフトウェ
アが必要となってしまう。
イクロプロセッサーはローカルｒｆｄメッセージをイン
ヒビットして、トーカー装置がさらにバイトを送信しな
いようにしてやる必要がある。例えば、マイクロプロセ
ッサーで走っているアプリケーションソフトが装置より
１００バイト読みとることを要求し、何かの理由でその
装置が１００バイトよりも多くの送信すべきバイトを持
っているとすると、１０１番目のバイトの転送はアプリ
ケーションソフトが特にさらなるバイトを要求するまで
インヒビットされる。１００バイトの受信が完了した瞬
間にはマイクロプロセッサーにとってはアプリケーショ
ンがさらにバイトを必要としているか、不足している
か、またはアプリケーションが次のバス動作を意図して
いるのか解らないので、最も安全なコースは続くバイト
の到着をインヒビットする事である。続くバイトの到着
を阻止するために、先行技術を使用した装置は、次の
（即ち、最終の）のバイトが受信された後、インターフ
ェイスがｒｆｄローカルメッセージを発信しないように
効果的に指示するため、転送の最終のすぐ前のバイトと
最終のバイトの間にソフトウェアの介入を必要としてい
た。このようなソフトウェアーはシステムの性能を劣化
させるだけでなく、インターフェイスを制御するドライ
バーソフトウェアを大幅に複雑化している。これによる
と、全ての入力データの転送は次の二つの部分に分割さ
れる必要がある。即ち、グループとして転送される、通
常ＤＭＡによる、初めのｎ−１のバイトとそれに続く１
バイトの第二の転送である。これら二つの転送の間、マ
イクロプロセッサーのソフトウェアはインターフェイス
に標準ｒｆｄメッセージを発信しないように指示する。
転送を分割する複雑さに加えて、二つに分割された部分
の間に発生しうる非同期のＧＰＩＢ事象（例えば、ＥＮ
Ｄメッセージの入力）があり、これらは、様々な競合条
件を発生させてしまい、それらを避けるためには、先行
技術のみを使用するとすれば、非常に複雑なソフトウェ
アが必要となってしまう。
【００４３】本発明は、全転送が始まらないうちに、最
終バイトｒｆｄインヒビットコマンドを前もってプログ
ラムすることにより、ソフトウェアの介入の必要性を軽
減している。全転送はそれを分割する事無しに、実行で
き、インターフェイスはｒｆｄをインヒビットするため
に最終バイトより前に自身をプログラムできる。この特
徴は処理能力を向上させ、先行技術を使用した装置では
必要とされていた以前のソフトウェア介入を無くするこ
とにより、ソフトウェアの複雑さを大幅に減じている。
終バイトｒｆｄインヒビットコマンドを前もってプログ
ラムすることにより、ソフトウェアの介入の必要性を軽
減している。全転送はそれを分割する事無しに、実行で
き、インターフェイスはｒｆｄをインヒビットするため
に最終バイトより前に自身をプログラムできる。この特
徴は処理能力を向上させ、先行技術を使用した装置では
必要とされていた以前のソフトウェア介入を無くするこ
とにより、ソフトウェアの複雑さを大幅に減じている。
【００４４】書き込み操作（ＧＰＩＢ上の装置にデータ
が転送されること）にも同様な条件が存在する。最終バ
イトが送信される前に、ＩＥＥＥ４８８インターフェイ
スは、ＧＰＩＢのＥＯＩラインをアサートする事によ
り、最終バイトとともにＥＮＤメッセージを送信するよ
うにプログラムされなければならない。先行技術を使用
したインターフェイスでこのプログラムを実行しようと
すると、すでに述べたように、ソフトウェアの介在が必
要であったし、処理能力の低下とソフトウェアの複雑さ
がもたらされていた。本発明によると、最終バイトのプ
ログラムを前もって準備し、ソフトウェア介入無しに全
転送を実行させている。
が転送されること）にも同様な条件が存在する。最終バ
イトが送信される前に、ＩＥＥＥ４８８インターフェイ
スは、ＧＰＩＢのＥＯＩラインをアサートする事によ
り、最終バイトとともにＥＮＤメッセージを送信するよ
うにプログラムされなければならない。先行技術を使用
したインターフェイスでこのプログラムを実行しようと
すると、すでに述べたように、ソフトウェアの介在が必
要であったし、処理能力の低下とソフトウェアの複雑さ
がもたらされていた。本発明によると、最終バイトのプ
ログラムを前もって準備し、ソフトウェア介入無しに全
転送を実行させている。
【００４５】マイクロプロセッサーの直接メモリアクセ
ス（ＤＭＡ）コントローラーは、ＤＭＡ転送の最終ワー
ドがバイトに達した時を決定するのに使用されるカウン
ターを含む。ＤＭＡコントローラーは、マイクロプロセ
ッサーにより読みとられたり、書き込まれたりする最終
ワードがバイトの値にＤＭＡコントローラーが達した時
に、アサートされるような信号、ここではＴＣと呼ばれ
る、を出力する。次に説明されるように、この本発明に
よるＴＣ信号はデータがＧＰＩＢから読みとられている
ときハンドシェイクホールドオフをトリガーするために
使用され、データがＧＰＩＢに発信されているときは、
ＥＮＤメッセージの生成をトリガーするのに使用され
る。
ス（ＤＭＡ）コントローラーは、ＤＭＡ転送の最終ワー
ドがバイトに達した時を決定するのに使用されるカウン
ターを含む。ＤＭＡコントローラーは、マイクロプロセ
ッサーにより読みとられたり、書き込まれたりする最終
ワードがバイトの値にＤＭＡコントローラーが達した時
に、アサートされるような信号、ここではＴＣと呼ばれ
る、を出力する。次に説明されるように、この本発明に
よるＴＣ信号はデータがＧＰＩＢから読みとられている
ときハンドシェイクホールドオフをトリガーするために
使用され、データがＧＰＩＢに発信されているときは、
ＥＮＤメッセージの生成をトリガーするのに使用され
る。
【００４６】ＡＣＣビットをセットするとＧＰＩＢ Ｄ
ＭＡ転送で自動キャリーサイクルがイネーブルされる。
ＧＰＩＢ ＤＭＡ読みとりの間、ＡＣＣビットがセット
されると、アクセプターハンドシェイク機能はＤＭＡコ
ントローラーにより読みとられた最終バイト（即ち、読
みとり中、そこでＴＣ信号が生成されたバイト）でＲＦ
Ｄ（データ準備）ホールドオフを実行する。フィニィシ
ュハンドシェイク補助コマンドを発信するとホールドオ
フは解除される。 アクセプターハンドシェイク ＩＥＥＥ４８８インターフェイス１００のアクセプター
ハンドシェイクの状態図は図１２に示される。次の表は
アクセプターハンドシェイクの各状態の出力と動作を列
挙している。 状態 ＲＦＤ ＤＡＣ その他の動作 ＡＩＤＳ （Ｔ） （Ｔ） アクセプターハンドシェイクはアイドル ＡＮＲＳ Ｆ Ｆ ＲＦＤホールドオフ状態 ＡＣＲＳ （Ｔ） Ｆ データ受信可能状態 ＡＤＹＳ Ｆ Ｆ ＡＴＮが偽のとき −データをＤＩＲへラッチ −ＤＩ（データ入力）ビットをセットし 適当なら、ＥＮＤビットもセットＡＴ Ｎが真のとき −コマンドがデコードされ、適当な割り 込みがセットされる。
ＭＡ転送で自動キャリーサイクルがイネーブルされる。
ＧＰＩＢ ＤＭＡ読みとりの間、ＡＣＣビットがセット
されると、アクセプターハンドシェイク機能はＤＭＡコ
ントローラーにより読みとられた最終バイト（即ち、読
みとり中、そこでＴＣ信号が生成されたバイト）でＲＦ
Ｄ（データ準備）ホールドオフを実行する。フィニィシ
ュハンドシェイク補助コマンドを発信するとホールドオ
フは解除される。 アクセプターハンドシェイク ＩＥＥＥ４８８インターフェイス１００のアクセプター
ハンドシェイクの状態図は図１２に示される。次の表は
アクセプターハンドシェイクの各状態の出力と動作を列
挙している。 状態 ＲＦＤ ＤＡＣ その他の動作 ＡＩＤＳ （Ｔ） （Ｔ） アクセプターハンドシェイクはアイドル ＡＮＲＳ Ｆ Ｆ ＲＦＤホールドオフ状態 ＡＣＲＳ （Ｔ） Ｆ データ受信可能状態 ＡＤＹＳ Ｆ Ｆ ＡＴＮが偽のとき −データをＤＩＲへラッチ −ＤＩ（データ入力）ビットをセットし 適当なら、ＥＮＤビットもセットＡＴ Ｎが真のとき −コマンドがデコードされ、適当な割り 込みがセットされる。
【００４７】
−もしコマンドがＤＡＣ（データ受信）
ホールドオフを必要とすれば、ＳＤＨ
Ｓがセットされる。
ＡＣＤＳ Ｆ Ｆ ＤＡＣホールドオフ状態
ＡＷＮＳ Ｆ （Ｔ） ＤＡＶがアサート解除する（新しいサイ
クルが始まる）のを待っている。
【００４８】本発明によるアクセプターハンドシェイク
の実行方法はＩＥＥＥ４８８．１規格に示されている状
態図とは異なっている。ＩＥＥＥ４８８．１のＡＣＤＳ
状態はＡＤＹＳとＡＣＤＳの二つの状態に分けられてい
る。ＡＤＹＳはＤＡＶがアサートされた後に入ることが
でき、かつまたデータがＤＩＲにストローブされ、ＧＰ
ＩＢコマンドの受信に付き動作できるような状態であ
る。アクセプターハンドシェイクにより生成される全割
り込み状態ビットはこの状態によりセットされる。ＡＣ
ＤＳ状態にはＡＤＹＳ状態に入って１クロックサイクル
（Ｔａｈ２）後入り、装置がＤＡＣ（データ受信完了）
ホールドオフの間そこにとどまるようなホールド状態と
して使用される。ＡＮＲＳはＲＦＤホールドオフ状態で
ある。ＲＦＤホールドオフ状態を解除するためには、Ａ
ＴＮがアサートされるか、ローカルメッセージｒｄｙが
クリヤーされなければならない。
の実行方法はＩＥＥＥ４８８．１規格に示されている状
態図とは異なっている。ＩＥＥＥ４８８．１のＡＣＤＳ
状態はＡＤＹＳとＡＣＤＳの二つの状態に分けられてい
る。ＡＤＹＳはＤＡＶがアサートされた後に入ることが
でき、かつまたデータがＤＩＲにストローブされ、ＧＰ
ＩＢコマンドの受信に付き動作できるような状態であ
る。アクセプターハンドシェイクにより生成される全割
り込み状態ビットはこの状態によりセットされる。ＡＣ
ＤＳ状態にはＡＤＹＳ状態に入って１クロックサイクル
（Ｔａｈ２）後入り、装置がＤＡＣ（データ受信完了）
ホールドオフの間そこにとどまるようなホールド状態と
して使用される。ＡＮＲＳはＲＦＤホールドオフ状態で
ある。ＲＦＤホールドオフ状態を解除するためには、Ａ
ＴＮがアサートされるか、ローカルメッセージｒｄｙが
クリヤーされなければならない。
【００４９】ローカルメッセージｒｄｙは次のように定
義される。ｒｄｙ＝〜ＡＮＨＳ１＆〜ＡＮＨＳ２＆〜ｒ
ｄｄｉｒ＆〜ｄｈｄｆアクセプターハンドシェイク機能
がＡＣＲＳにあり、ＡＴＮが偽であれば、ｒｈｄｆかｈ
ｌｄｉコマンドを発信するかまたはＤＩＲ（ｒｄｄｉ
ｒ）を読み込むかすればＡＮＲＳに遷移する。この遷移
はＩＥＥＥ４８８規格では許可されていない。従って、
ＡＣＲＳにて、上記動作を実行しないようにする事は制
御プログラムの責任となる。
義される。ｒｄｙ＝〜ＡＮＨＳ１＆〜ＡＮＨＳ２＆〜ｒ
ｄｄｉｒ＆〜ｄｈｄｆアクセプターハンドシェイク機能
がＡＣＲＳにあり、ＡＴＮが偽であれば、ｒｈｄｆかｈ
ｌｄｉコマンドを発信するかまたはＤＩＲ（ｒｄｄｉ
ｒ）を読み込むかすればＡＮＲＳに遷移する。この遷移
はＩＥＥＥ４８８規格では許可されていない。従って、
ＡＣＲＳにて、上記動作を実行しないようにする事は制
御プログラムの責任となる。
【００５０】アクセプターステートマシンはアクセプタ
ーハンドシェイク機能を実行するため、五つの状態図を
使用している。図１３に示されるＡＤＨＳ状態図はＤＡ
Ｃホールドオフを実行するのに使用される。ＡＤＨＳ
は、その受信によりＤＡＣホールドオフ（状態図ではＳ
ＤＨＳで表される）を実行する為にインターフェイスが
構成されるているようなコマンドを受信すれば、セット
される。ＡＴＮがアサートされ、ＡＤＨＳが真なら、ア
クセプターハンドシェイクは、ＡＤＨＳかＡＴＮが偽と
なるまでＡＣＤＳにとどまる。ＤＡＣホールドオフはＡ
ＤＨＳをクリヤーする有効か非有効のコマンドを発信す
ることで解除できる。
ーハンドシェイク機能を実行するため、五つの状態図を
使用している。図１３に示されるＡＤＨＳ状態図はＤＡ
Ｃホールドオフを実行するのに使用される。ＡＤＨＳ
は、その受信によりＤＡＣホールドオフ（状態図ではＳ
ＤＨＳで表される）を実行する為にインターフェイスが
構成されるているようなコマンドを受信すれば、セット
される。ＡＴＮがアサートされ、ＡＤＨＳが真なら、ア
クセプターハンドシェイクは、ＡＤＨＳかＡＴＮが偽と
なるまでＡＣＤＳにとどまる。ＤＡＣホールドオフはＡ
ＤＨＳをクリヤーする有効か非有効のコマンドを発信す
ることで解除できる。
【００５１】四つの状態図（ＡＮＨＳ１＆２、ＡＥＨＳ
とＣＣＨＤＦ）はＲＦＤホールドオフを実行するために
構成される。ＡＮＨＳ１（図１４に示される）は、ＡＴ
Ｎが偽のとき、ＡＤＹＳでセットされる。ＡＮＨＳ１は
データバイトが受信済みであり、そしてＲＦＤホールド
オフが次のデータバイトが送信されないようにするため
に生起するということを示している。いくつかの特別ホ
ールドオフの条件の一つがイネーブルされていなけれ
ば、データバイトがＤＩＲから読みとられたときホール
ドオフは解除される。特別なホールドオフ条件（状態図
ではホールドオフで表されている）は全ホールドオフ
（ｈｌｄａ）モード、連続（ｃｏｎｔ）モード、継続
（ｈｌｄｅ）モード、とＡＥＨＳセット、ＡＥＨＳ２や
ＣＣＨＤＦを含む。もし特別なホールトドオフ条件の一
つがセットされるとハンドシェイクホールドオフ解除
（ｒｆｄｆ）補助コマンドがＲＦＤホールドオフを解除
するために発信されなければならない。ここで、 ホールドオフ＝ｈｌｄａ＋ｃｏｎｔ＋ｈｌｄｅ ＆ Ａ
ＥＨＳ＋ＣＣＨＤＦである。 図１５に示されるＡＮＨＳ２の状態図はハンドシェイク
を即時にホールドオフにするため使用される。ＡＮＨＳ
２は即時ホールドオフ（ｈｌｄｉ）補助コマンドを発信
してセットされ、ハンドシェイクホールドオフ解除（ｒ
ｈｄｆ）コマンドを発信することによってクリヤーされ
る。ＡＮＨＳ２は"ｐｏｎ"（パワーオンリセット）によ
ってクリヤーされず、従って、"ｐｏｎ"がセットされて
いて、インターフェイス回路が構成されている間、制御
プログラムは即時ホールドオフ（ｈｌｄｉ）コマンドを
発信する事ができる。
とＣＣＨＤＦ）はＲＦＤホールドオフを実行するために
構成される。ＡＮＨＳ１（図１４に示される）は、ＡＴ
Ｎが偽のとき、ＡＤＹＳでセットされる。ＡＮＨＳ１は
データバイトが受信済みであり、そしてＲＦＤホールド
オフが次のデータバイトが送信されないようにするため
に生起するということを示している。いくつかの特別ホ
ールドオフの条件の一つがイネーブルされていなけれ
ば、データバイトがＤＩＲから読みとられたときホール
ドオフは解除される。特別なホールドオフ条件（状態図
ではホールドオフで表されている）は全ホールドオフ
（ｈｌｄａ）モード、連続（ｃｏｎｔ）モード、継続
（ｈｌｄｅ）モード、とＡＥＨＳセット、ＡＥＨＳ２や
ＣＣＨＤＦを含む。もし特別なホールトドオフ条件の一
つがセットされるとハンドシェイクホールドオフ解除
（ｒｆｄｆ）補助コマンドがＲＦＤホールドオフを解除
するために発信されなければならない。ここで、 ホールドオフ＝ｈｌｄａ＋ｃｏｎｔ＋ｈｌｄｅ ＆ Ａ
ＥＨＳ＋ＣＣＨＤＦである。 図１５に示されるＡＮＨＳ２の状態図はハンドシェイク
を即時にホールドオフにするため使用される。ＡＮＨＳ
２は即時ホールドオフ（ｈｌｄｉ）補助コマンドを発信
してセットされ、ハンドシェイクホールドオフ解除（ｒ
ｈｄｆ）コマンドを発信することによってクリヤーされ
る。ＡＮＨＳ２は"ｐｏｎ"（パワーオンリセット）によ
ってクリヤーされず、従って、"ｐｏｎ"がセットされて
いて、インターフェイス回路が構成されている間、制御
プログラムは即時ホールドオフ（ｈｌｄｉ）コマンドを
発信する事ができる。
【００５２】ＡＥＨＳ状態図（図１６）はＥＮＤ条件の
受信を記録するために実施され、ＲＦＤホールドオフが
後で実行されるようになる。ＡＥＨＳはＥＮＤ条件を受
信する（即ち、メッセージの最終バイトが受信されると
き）とすぐにセットされ、ハンドシェイクホールドオフ
解除（ｒｈｄｆ）コマンドが発信されると、クリヤーさ
れる。
受信を記録するために実施され、ＲＦＤホールドオフが
後で実行されるようになる。ＡＥＨＳはＥＮＤ条件を受
信する（即ち、メッセージの最終バイトが受信されると
き）とすぐにセットされ、ハンドシェイクホールドオフ
解除（ｒｈｄｆ）コマンドが発信されると、クリヤーさ
れる。
【００５３】キャリーサイクルホールドオフ状態図（図
１７）は、ＴＣがアサートされて、ＤＩＲ（ｒｄｄｉ
ｒ）のＤＭＡ読み込みが発生するとそれを記録するため
に、実施され、もし自動キャリーサイクルビット（ＡＣ
Ｃ）がセットされるとＲＦＤホールドオフが実行される
ようになっている。ＡＣＣビットがクリヤーされるかＡ
ＮＨＳ１が偽のとき、ＣＣＨＤＦはクリヤーされる。ＥＯＩ生成機能 ＥＯＩ生成状態図は図１８に示される。ＥＯＩ状態図
は、データバイトを発信する間インターフェイスにより
ＥＯＩのアサートを制御するために使用される。もしイ
ンターフェイスがＴＡＣＳ（トーカーアクティブステー
ト）の状態にある時、転送ＥＯＩ補助コマンド（ｓｅｏ
ｉ）が発信され、続いて、ＣＤＯＲ（ｗｒｃｄｏｒ）の
書き込みが行われると、ＥＯＩ生成ステートマシンはＥ
ＲＡＳに入り、ＧＰＩＢ ＥＯＩラインをアサートす
る。ソーストハンドシェイクがＳＤＹＳ１＋ＳＤＹＳ２
に入ると、この機能は即時にＥＮＡＳに入る。ＥＲＡＳ
かＥＮＡＳかのどちらかと、ＳＤＹＳかＳＴＲＳかのど
ちらかにいるときは、ＥＯＩはアサートされたままであ
る。もしＥＯＩを次のバイトと共に送信したければ、こ
の機能をＥＲＡＳへ戻すために、ＣＤＯＲが書き込まれ
ないうちに"ｓｅｏｉ"は発信されなければならない。Ｃ
ＤＯＲ（ｗｒｃｄｏｒ）に対する次の書き込みはこの機
能をＥＮＩＳに遷移させる。
１７）は、ＴＣがアサートされて、ＤＩＲ（ｒｄｄｉ
ｒ）のＤＭＡ読み込みが発生するとそれを記録するため
に、実施され、もし自動キャリーサイクルビット（ＡＣ
Ｃ）がセットされるとＲＦＤホールドオフが実行される
ようになっている。ＡＣＣビットがクリヤーされるかＡ
ＮＨＳ１が偽のとき、ＣＣＨＤＦはクリヤーされる。ＥＯＩ生成機能 ＥＯＩ生成状態図は図１８に示される。ＥＯＩ状態図
は、データバイトを発信する間インターフェイスにより
ＥＯＩのアサートを制御するために使用される。もしイ
ンターフェイスがＴＡＣＳ（トーカーアクティブステー
ト）の状態にある時、転送ＥＯＩ補助コマンド（ｓｅｏ
ｉ）が発信され、続いて、ＣＤＯＲ（ｗｒｃｄｏｒ）の
書き込みが行われると、ＥＯＩ生成ステートマシンはＥ
ＲＡＳに入り、ＧＰＩＢ ＥＯＩラインをアサートす
る。ソーストハンドシェイクがＳＤＹＳ１＋ＳＤＹＳ２
に入ると、この機能は即時にＥＮＡＳに入る。ＥＲＡＳ
かＥＮＡＳかのどちらかと、ＳＤＹＳかＳＴＲＳかのど
ちらかにいるときは、ＥＯＩはアサートされたままであ
る。もしＥＯＩを次のバイトと共に送信したければ、こ
の機能をＥＲＡＳへ戻すために、ＣＤＯＲが書き込まれ
ないうちに"ｓｅｏｉ"は発信されなければならない。Ｃ
ＤＯＲ（ｗｒｃｄｏｒ）に対する次の書き込みはこの機
能をＥＮＩＳに遷移させる。
【００５４】補助コマンド"ｎｂａｆ"（偽可用新バイ
ト）やローカルメッセージ"ｐｏｎ"は常にＥＯＩ生成機
能をクリヤーし、アイドル状態のＥＮＩＳに強制的に遷
移させる。自動キャリーサイクル特性がイネーブル（Ａ
ＣＣ＝１）されると、ＴＡＣＳにて、ＴＣ信号がアサー
トされた状態でＣＤＯＲ（ｗｒｃｄｏｒ）が書き込まれ
るとき、ＥＯＩ生成機能はＥＮＩＳからＥＮＲＳへまた
はＥＮＡＳからＥＲＡＳへ遷移する。このことはＣＤＯ
Ｒへ書き込まれたＧＰＩＢデータを送信する一方、ＥＯ
Ｉをアサートさせる。 代替実施例 本発明は具体的な実施例の幾つかを参照しながら説明し
たが、説明は例証であって、発明の限界と解釈されては
ならない。請求項で定義されている発明の精神と範囲を
はずれないでその分野の専門家が思い付くは様々な改良
が有り得る。
ト）やローカルメッセージ"ｐｏｎ"は常にＥＯＩ生成機
能をクリヤーし、アイドル状態のＥＮＩＳに強制的に遷
移させる。自動キャリーサイクル特性がイネーブル（Ａ
ＣＣ＝１）されると、ＴＡＣＳにて、ＴＣ信号がアサー
トされた状態でＣＤＯＲ（ｗｒｃｄｏｒ）が書き込まれ
るとき、ＥＯＩ生成機能はＥＮＩＳからＥＮＲＳへまた
はＥＮＡＳからＥＲＡＳへ遷移する。このことはＣＤＯ
Ｒへ書き込まれたＧＰＩＢデータを送信する一方、ＥＯ
Ｉをアサートさせる。 代替実施例 本発明は具体的な実施例の幾つかを参照しながら説明し
たが、説明は例証であって、発明の限界と解釈されては
ならない。請求項で定義されている発明の精神と範囲を
はずれないでその分野の専門家が思い付くは様々な改良
が有り得る。
【００５５】
【発明の効果】ＩＥＥＥ４８８インターフェイスはマイ
クロプロセッサーをＩＥＥＥ４８８バスに接続された一
つかそれ以上の装置へ結合する。書き込みパルスのトレ
ーリングエッジより以前のあるあらかじめ定められた期
間だけマイクロプロセッサーのバスのデータが有効であ
ることが既知の場合、メッセージ転送速度はバス整定時
間Ｔ１の一部分をマイクロプロセッサーの書き込みパル
スに重ね合わせることにより、改善できる。ハンドシェ
イク同期の改善は入力メッセージの最終バイトの受信が
完了した事をマイクロプロセッサーへ連絡する割り込み
信号を生成する事になりなされる。マイクロプロセッサ
ーのＤＭＡコントローラーにより生成されるターミナル
カウント信号はマイクロプロセッサーにより送信される
多重バイトメッセージの終端を検出するために使用され
る。ＩＥＥＥ４８８バスデータラインにメッセージの最
終バイトがアサートされた時、インターフェイスは自動
的にＩＥＥＥ４８８バスにＥＯＩ信号を生成する。これ
は、先行技術を用いたインターフェイスで使用されてい
るプロトコールに比し、マイクロプロセッサーによる多
重バイトメッセージの転送を大幅に簡略化する。ＤＭＡ
コントローラのターミナルカウント信号はまたＩＥＥＥ
４８８バス上の装置によってマイクロプロセッサーへ送
られるデータの損失が起きないようにする為に使用され
ている。これら損失の代表的なものは第一の装置より長
いメッセージを受信している途中にマイクロプロセッサ
ーが他の装置を処理しなければならなくなったときに発
生する。このデータ損失は、メッセージ転送の区切り
点、即ち、ＤＭＡターミナルカウント信号がアクティブ
になった時を検出し、第一の装置がデータ有効とアサー
トしないようにホールドオフする事により防止されてい
る。
クロプロセッサーをＩＥＥＥ４８８バスに接続された一
つかそれ以上の装置へ結合する。書き込みパルスのトレ
ーリングエッジより以前のあるあらかじめ定められた期
間だけマイクロプロセッサーのバスのデータが有効であ
ることが既知の場合、メッセージ転送速度はバス整定時
間Ｔ１の一部分をマイクロプロセッサーの書き込みパル
スに重ね合わせることにより、改善できる。ハンドシェ
イク同期の改善は入力メッセージの最終バイトの受信が
完了した事をマイクロプロセッサーへ連絡する割り込み
信号を生成する事になりなされる。マイクロプロセッサ
ーのＤＭＡコントローラーにより生成されるターミナル
カウント信号はマイクロプロセッサーにより送信される
多重バイトメッセージの終端を検出するために使用され
る。ＩＥＥＥ４８８バスデータラインにメッセージの最
終バイトがアサートされた時、インターフェイスは自動
的にＩＥＥＥ４８８バスにＥＯＩ信号を生成する。これ
は、先行技術を用いたインターフェイスで使用されてい
るプロトコールに比し、マイクロプロセッサーによる多
重バイトメッセージの転送を大幅に簡略化する。ＤＭＡ
コントローラのターミナルカウント信号はまたＩＥＥＥ
４８８バス上の装置によってマイクロプロセッサーへ送
られるデータの損失が起きないようにする為に使用され
ている。これら損失の代表的なものは第一の装置より長
いメッセージを受信している途中にマイクロプロセッサ
ーが他の装置を処理しなければならなくなったときに発
生する。このデータ損失は、メッセージ転送の区切り
点、即ち、ＤＭＡターミナルカウント信号がアクティブ
になった時を検出し、第一の装置がデータ有効とアサー
トしないようにホールドオフする事により防止されてい
る。
【図１】ＩＥＥＥ４８８インターフェイスにより一つ以
上の装置に接続されたコントローラーのブロックダイヤ
グラムである。
上の装置に接続されたコントローラーのブロックダイヤ
グラムである。
【図２】本発明によるコントローラーインターフェイス
主要構成部分のブロックダイヤグラムである。
主要構成部分のブロックダイヤグラムである。
【図３】ＩＥＥＥ４８８バスの信号ラインを示す。
【図４】本発明によるインターフェイスでのマイクロプ
ロセッサーポートのレジスターの幾つかを示す。
ロセッサーポートのレジスターの幾つかを示す。
【図５】（ａ）はＩＥＥＥ４８８バスにマイクロプロセ
ッサーにより転送されるデータをアサートするためのタ
イムチャート、（ｂ）はデータのアサートを行う回路の
ブロックダイヤグラムを示す。
ッサーにより転送されるデータをアサートするためのタ
イムチャート、（ｂ）はデータのアサートを行う回路の
ブロックダイヤグラムを示す。
【図６】ソーストハンドシェイク動作の状態図を示す。
【図７】ＴＲＩビット、ＶＳＴＤビット、や２００ｎｓ
のＴ１と共にＩＥＥＥ４８８バス上のデータセットアッ
プ時間を決定している高速Ｔ１状態図（ＨＳＴＳ）を示
す。
のＴ１と共にＩＥＥＥ４８８バス上のデータセットアッ
プ時間を決定している高速Ｔ１状態図（ＨＳＴＳ）を示
す。
【図８】インターフェイスがプログラムされた入出力
（Ｉ／Ｏ）書き込みモードにあるときのＧＰＩＢ同期ス
テートマシンの状態表現である。
（Ｉ／Ｏ）書き込みモードにあるときのＧＰＩＢ同期ス
テートマシンの状態表現である。
【図９】インターフェイスが直接記憶（ＤＭＡ）アクセ
ス書き込みモードにあるときのＧＰＩＢ同期ステートマ
シンの状態表現である。
ス書き込みモードにあるときのＧＰＩＢ同期ステートマ
シンの状態表現である。
【図１０】インターフェイスがプログラムＩ／Ｏ読み出
しモードにあるときのＧＰＩＢ同期ステートマシンの状
態表現である。
しモードにあるときのＧＰＩＢ同期ステートマシンの状
態表現である。
【図１１】インターフェイスがＤＭＡ読み込みモードの
時のＧＰＩＢ同期ステートマシンの状態表現である。
時のＧＰＩＢ同期ステートマシンの状態表現である。
【図１２】アクセプターハンドシェイク動作の状態図を
示す。このアクセプターハンドシェイクの状態はまた図
１３から図１７に示されるステートマシンによっても実
行される。
示す。このアクセプターハンドシェイクの状態はまた図
１３から図１７に示されるステートマシンによっても実
行される。
【図１３】ＡＤＨＳ信号（アクセプターＤＡＣホールド
オフ状態）の値を決定する状態図を示す。
オフ状態）の値を決定する状態図を示す。
【図１４】ＡＮＨＳ１信号（アクセプターＮＲＦＤホー
ルドオフ状態１）の値を決定する状態図を示す。
ルドオフ状態１）の値を決定する状態図を示す。
【図１５】ＡＤＨＳ２信号（アクセプターＮＲＦＤホー
ルドオフ状態２）の値を決定する状態図を示す。
ルドオフ状態２）の値を決定する状態図を示す。
【図１６】ＡＥＨＳ信号（アクセプター終了ホールドオ
フ状態）の値を決定する状態図を示す。
フ状態）の値を決定する状態図を示す。
【図１７】ＣＣＨＤＦ信号（キャリーサイクルホールド
オフ機能）の値を決定する状態図を示す。このステート
マシンはターミナルカウントでの読み込みサイクルの期
間で最終バイト処理機能を実行する。
オフ機能）の値を決定する状態図を示す。このステート
マシンはターミナルカウントでの読み込みサイクルの期
間で最終バイト処理機能を実行する。
【図１８】ＧＰＩＢバスのＥＯＩ信号（ＥＮＤ−ＯＲ−
ＥＮＤＴＩＦＹ）を発生する状態図を示す。
ＥＮＤＴＩＦＹ）を発生する状態図を示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ウィリアム シー ノーリン ジュニア
アメリカ合衆国 テキサス州 78759
オースティン ヴァケーロ トレイル
10101
(56)参考文献 Ｊ．Ｓｕｍｍｅｒｓ，”ＩＥＣ Ｉｎ
ｔｅｒｆａｃｅ ｂｕｓ（ＩＥＥＥ−
488）ｓｉｍｐｌｉｆｉｅｄ”，ＥＬＥ
ＣＴＲＯＮＩＣ ＥＮＧＩＮＥＥＲＩＮ
Ｇ，ｐ．45，47，49，51，53，55
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 310
ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (15)
- 【請求項１】 マイクロプロセッサーをＩＥＥＥ４８８
バスに結合するバスインターフェイスであって、前記バ
スインターフェイスは、 データを前記マイクロプロセッサーへ送信し、データを
前記マクロプロセッサから受信するマイクロプロセッサ
ーポート（１２０）； データラインとデータ有効ライン（ＤＡＶ）を有するＩ
ＥＥＥ４８８バス（１０４）； 前記マイクロプロセッサーポート（１２０）と前記ＩＥ
ＥＥ４８８バス（１０４）に結合され、前記マイクロプ
ロセッサーポート（１２０）によって受信されたデータ
を前記ＩＥＥＥ４８８バスへアサートするためのトーカ
ー回路手段；および前記トーカー回路手段が前記ＩＥＥ
Ｅ４８８バスにデータを第１の予め定められた最小の設
定期間の間アサートした後、前記トーカー回路手段およ
び前記ＩＥＥＥ４８８バスに結合され、前記ＩＥＥＥ４
８８バス（１０４）の前記データ有効ラインに信号をア
サートするためのソースハンドシェイク手段；を備え、 前記マイクロプロセッサーポートは、マイクロプロセッ
サーデータバスラインおよび前記マイクロプロセッサー
からの書き込みパルスを受信するための書き込みライン
を有し、また前記書き込みパルスの各々は、予め定めら
れた時間幅とトレーリングエッジを有し、 前記トーカー回路手段は、前記マイクロプロセッサーポ
ート（１２０）から受信されたデータが前記書き込みパ
ルスのトレーリングエッジ前に、前記ＩＥＥＥ４８８バ
ス（１０４）上にアサートされるように、前記マイクロ
プロセッサーポート（１２０）によって受信されたデー
タを前記ＩＥＥＥ４８８バス（１０４）へアサートし、
且つラッチするための透過ラッチを有し、且つ前記ソー
スハンドシェイク手段は、イネーブルされると、前記ト
ーカー回路手段が前記第１の予め定められた最小の設定
期間より少ない第２の予め定められた設定期間の間前記
ＩＥＥＥ４８８バス（１０４）にデータをアサートした
後、前記ＩＥＥＥ４８８バス（１０４）の前記データ有
効ラインに信号をアサートするスピードアップ手段を有
し、 これにより、前記マイクロプロセッサーによるデータの
送信速度が前記設定期間を減少することによって改善さ
れることを特徴とするバスインターフェイス。 - 【請求項２】 さらに、前記スピードアップ手段をイネ
ーブルするためのスピードアップイネーブルスイッチを
有することを特徴とする請求項１に記載のバスインター
フェイス。 - 【請求項３】 前記ＩＥＥＥ４８８バス（１０４）は、
受信不可（ＮＲＦＤ）ラインを有し、 前記バスインターフェイスは、 前記マイクロプロセッサーポート（１２０）とＩＥＥＥ
４８８バス（１０４）に結合され、前記マイクロプロセ
ッサーポート（１２０）を介して、データを前記ＩＥＥ
Ｅ４８８バス（１０４）から前記マイクロプロセッサー
へ送信するためのリスナー回路手段；および前記リスナ
ー回路手段と前記ＩＥＥＥ４８８バス（１０４）へ結合
されるアクセプターシェイクハンド手段（１４４）；を
備え前記マイクロプロセッサーは、多重データムデータ
転送における特定のデータムが送信されるとターミナル
カウント（ＴＣ）信号を発生する直接メモリアクセスコ
ントローラー（１０８）を有し、 前記マイクロプロセッサーポート（１２０）は、前記直
接メモリアクセスコントローラー（１０８）から前記タ
ーミナルカウント信号を受信するためのターミナルカウ
ントラインおよびマイクロプロセッサーデータバスライ
ンを有し、 前記アクセプターハンドシェイク手段（１４４）は、前
記マイクロプロセッサーポート（１２０）が予め定めら
れた条件に合致するまで前記直接メモリアクセスコント
ローラー（１０８）から前記ターミナルカウント信号を
受信すると、前記ＩＥＥＥ４８８バス（１０４）の受信
不可ラインにホールドオフ信号をアサートするための手
段を有し、 これにより、前記アクセプタシェイクハンド手段（１４
４）は、前記ＩＥＥＥ４８８バス（１０４）から前記マ
イクロプロセッサー（１０２）へ多重データムＤＭＡデ
ータ転送における特定のデータムの送信についてのデー
タホールドオフを自動的に行なうことを特徴とする請求
項１または請求項２に記載のバスインターフェイス。 - 【請求項４】 前記マイクロプロセッサーポート（１２
０）は、割り込み信号を前記マイクロプロセッサーの割
り込み信号ポートへ送信するための少なくとも１つのラ
インを有し； 前記アクセプターハンドシェイク手段（１４４）は、デ
ータを前記リスナー回路手段が前記マイクロプロセッサ
ーポートを介して前記マイクロプロセッサーへ送信して
いる間に、データ転送の最後のバイトが前記ＩＥＥＥ４
８８バス（１０４）から受信されたときを検出し、その
後、第１の割り込み信号を、前記マイクロプロセッサー
ポート（１２０）を介して前記マイクロプロセッサーの
前記割り込み信号ポートへ送信するための手段を有し； 前記ＩＥＥＥ４８８バス（１０４）に結合され、前記デ
ータ有効ラインに前にアサートされたデータ有効信号が
アサートされないときを検出し、その後第２の割り込み
信号を前記マイクロプロセッサーポート（１２０）を介
して前記マイクロプロセッサーの前記割り込み信号ポー
トへ送るための同期手段（１４０）；および前記第２の
割り込み信号を前記マイクロプロセッサーへ送るため
に、前記同期手段をイネーブルするための同期割り込み
イネーブルスイッチ（１３０）；を備え、 前記同期手段（１４０）は、前記同期割り込みイネーブ
ルスイッチがイネーブルされない限り、前記データ有効
ラインに前にアサートされたデータ有効信号がアサート
されないとき、前記第２の割り込み信号を送らず、前記
同期割り込みイネーブルスイッチ（１３０）は、前記マ
イクロプロセッサーが前記同期割り込みイネーブルスイ
ッチをイネーブルし、且つ、ディスエーブルするように
前記マイクロプロセッサーポート（１２０）を介して前
記マイクロプロセッサー（１０２）へ結合され、 これにより、前記マイクロプロセッサーは、データ転送
の最後のバイトが前記ＩＥＥＥ４８８バス（１０４）か
ら前記マイクロプロセッサーへ前記インターフェイスに
よって送信されることを前記第１の割り込み信号によっ
て自動的に通知され、また前記マイクロプロセッサー
は、前記ＩＥＥＥ４８８バス（１０４）がデータ転送を
完了したことを前記第２の割り込み信号によって自動的
に通知されることを特徴とする請求項３に記載のバスイ
ンターフェイス。 - 【請求項５】 マイクロプロセッサーをＩＥＥＥ４８８
バスに結合するバスインターフェイスを動作する方法で
あって、前記方法は、 マイクロプロセッサーデータバスおよび前記マイクロプ
ロセッサーから書き込みパルスを受信するための書き込
みラインを有する、マイクロプロセッサーポートを介し
てデータを前記マイクロプロセッサーへ送信し、且つ、
前記マイクロプロセッサーから受信するステップ；前記
書き込みパルスの各々は予め定められた時間間隔とトレ
ーリングエッジを有し、 前記マイクロプロセッサーポートから受信されたデータ
が前記書き込みパルスのトレーリングエッジ前に前記Ｉ
ＥＥＥ４８８バス（１０４）へアサートされるように透
過ラッチを用いて前記ＩＥＥＥ４８８バス（１０４）の
データラインへ前記マイクロプロセッサー（１２０）に
よって受信されたデータをアサートするステップ； データが第１の予め定められた最小の設定期間の間前記
ＩＥＥＥ４８８バス（１０４）の前記データラインにア
サートされた後、前記ＩＥＥＥ４８８バス（１０４）の
データ有効ラインに信号をアサートし、かつ、ラッチす
るステップ； ソースハンドシェイクスピードアップ動作モードをイネ
ーブルするステップ；および前記ソースハンドシェイク
スピードアップ動作モードがイネーブルされると、前記
第１の予め定められた最小の設定期間より少ない第２の
予め定められた設定期間の間前記ＩＥＥＥ４８８バス
（１０４）の前記データラインにアサートされた後、前
記信号を前記ＩＥＥＥ４８８バス（１０４）の前記デー
タ有効ラインにアサートするステップ；を有し、 これにより、前記マイクロプロセッサーによるデータの
送信速度が前記設定期間を減少することによって改善さ
れることを特徴とする方法。 - 【請求項６】 データを前記マイクロプロセッサーポー
トを介して前記ＩＥＥＥ４８バス（１０４）から前記マ
イクロプロセッサーへ送信するステップ； 前記マイクロプロセッサーは、多重データムデータ転送
における特定のデータムが送信されるとターミナルカウ
ント信号を発生する直接メモリアクセスコントローラー
を有し、および前記マイクロプロセッサーポートが前記
マイクロプロセッサーの直接メモリアクセスコントロー
ラー（１０８）から前記ターミナルカウント信号を受信
すると、前記ＩＥＥＥ４８８バス（１０４）の受信不可
ラインにホールドオフ信号をアサートし、予め定められ
た条件が合致されるまで前記ホールドオフ信号をアサー
トしつづけるステップを有し、 それにより、前記ＩＥＥＥ４８８バス（１０４）から前
記マイクロプロセッサー（１０２）へ多重データムＤＭ
Ａデータ転送における特定のデータムが送信されると、
データホールドオフが自動的に行なわれることを特徴と
する請求項５に記載の方法。 - 【請求項７】 データが前記マイクロプロセッサーポー
ト（１２０）を介して前記マイクロプロセッサーへ送信
されている間にデータ転送の最後のバイトが前記ＩＥＥ
Ｅ４８８バス（１０４）から受信されたときを検出し、
その後第１の割り込み信号を前記マイクロプロセッサー
ポート（１２０）を介して前記マイクロプロセッサーへ
送信するステプ；および前記データ有効ラインに前にア
サートされたデータ有効信号がアサートされないときを
検出し、その後、第２の割り込み信号を前記マイクロプ
ロセッサーポートを介して前記マイクロプロセッサーへ
送信するステップ；を有し、 これにより、前記マイクロプロセッサーは、データ転送
の最後のバイトが前記ＩＥＥＥ４８８バス（１０４）か
ら前記マイクロプロセッサーへ前記インターフェイスに
よって送信されることを前記第１の割り込み信号によっ
て自動的に通知され、また前記マイクロプロセッサー
は、前記ＩＥＥＥ４８８バス（１０４）がデータ転送を
完了したことを前記第２の割り込み信号によって自動的
に通知されることを特徴とする請求項６に記載の方法。 - 【請求項８】 直接メモリアクセスコントローラーを有
するマイクロプロセッサーをＩＥＥＥ４８８バス（１０
４）へ結合するインターフェイスであって、データをマ
イクロプロセッサーへ送信し、およびマイクロプロセッ
サーから受信するマイクロプロセッサーポート（１２
０）； データラインおよび受信不可ラインを有するＩＥＥＥ４
８８バス（１０４）； 前記マイクロプロセッサーポート（１２０）および前記
ＩＥＥＥ４８８バス（１０４）に結合され、データを前
記マイクロプロセッサーポートを介して前記ＩＥＥＥ４
８８バス（１０４）から前記マイクロプロセッサーへ送
信するためのリスナー回路手段；および前記リスナー回
路手段及び前記ＩＥＥＥ４８８バス（１０４）に結合さ
れたアクセプターハンドシェーク手段（１４４）；を備
え、 前記マイクロプロセッサーは、多重データムデータ転送
における特定のデータムの送信に当たってターミナルカ
ウント信号を生成するダイレクトメモリアクセスコント
ローラー（１０８）を有し、 前記マイクロプロセッサーポート（１２０）は、マイク
ロプロセッサーデータバスライン及び前記直接メモリア
クセスコントローラー（１０８）から前記ターミナルカ
ウント信号を受信するためのターミナルカウントライン
を有し、且つ、 前記アクセプターハンドシェイク手段（１４４）は、予
め定められた条件が合致するまで、前記マイクロプロセ
ッサーポート（１２０）が前記ターミナルカウント信号
を前記直接メモリアクセスコントローラー（１０８）か
ら受け取ると、前記ＩＥＥＥ４８８バス（１０４）の前
記受信不可ラインにホールドオフ信号をアサートするた
めの手段を有し、 これにより、前記アクセプタハンドシェイク手段（１４
４）は、前記ＩＥＥＥ４８８バス（１０４）から前記マ
イクロプロセッサー（１０２）へ多重データムＤＭＡデ
ータ転送における特定のデータムが送信されると、デー
タホールドオフを自動的に行なうことを特徴とするイン
ターフェイス。 - 【請求項９】 前記マイクロプロセッサーポート（１２
０）は、割り込み信号を前記マイクロプロセッサーの割
り込み信号ポートへ送信するための少なくとも１つのラ
インを有し； 前記ＩＥＥＥ４８８バス（１０４）は、データ有効ライ
ンを有し、 前記アクセプターシェイクハンド手段（１４４）は、デ
ータを前記リスナー回路手段が前記マイクロプロセッサ
ーポートを介して前記マイクロプロセッサーへ送信して
いる間に、データ転送の最後のバイトが前記ＩＥＥＥ４
８８バス（１０４）から受信されたときを検出し、その
後第１の割り込み信号を前記マイクロプロセッサーポー
ト（１２０）を介して前記マイクロプロセッサーの前記
割り込み信号ポートへ送信するための手段を有し； 前記インターフェイスは、さらに、 前記ＩＥＥＥ４８８バス（１０４）に結合され、前記デ
ータ有効ラインに前にアサートされたデータ有効信号が
アサートされないときを検出し、その後第２の割り込み
信号を前記マイクロプロセッサーポート（１２０）を介
して前記マイクロプロセッサーの前記割り込み信号ポー
トへ送るための同期手段（１４０）；および前記第２の
割り込み信号を前記マイクロプロセッサーへ送るため
に、前記同期手段をイネーブルするための同期割り込み
イネーブルスイッチ（１３０）；を備え、 前記同期手段（１４０）は、前記同期割り込みイネーブ
ルスイッチがイネーブルされない限り、前記データ有効
ラインに前にアサートされたデータ有効信号がアサート
されないとき、前記第２の割り込み信号を送らず、前記
同期割り込みイネーブルスイッチ（１３０）は、前記マ
イクロプロセッサーが前記同期割り込みイネーブルスイ
ッチをイネーブルし、且つ、ディスエーブルするように
前記マイクロプロセッサーポート（１２０）を介して前
記マイクロプロセッサー（１０２）へ結合され、 これにより、前記マイクロプロセッサーは、データ転送
の最後のバイトが前記ＩＥＥＥ４８８バス（１０４）か
ら前記マイクロプロセッサーへ前記インターフェイスに
よって送信されることを前記第１の割り込み信号によっ
て自動的に通知され、また前記マイクロプロセッサー
は、前記ＩＥＥＥ４８８バス（１０４）がデータ転送を
完了したことを前記第２の割り込み信号によって自動的
に通知されることを特徴とする請求項８に記載のインタ
ーフェイス。 - 【請求項１０】 前記インターフェイスは、 前記マイクロプロセッサーポート（１２０）および前記
ＩＥＥＥ４８バス（１０４）に結合され、前記マイクロ
プロセッサーポート（１２０）によって受信されたデー
タを前記ＩＥＥＥ４８バス（１０４）ヘアサートするた
めのトーカー回路手段；および前記トーカー回路手段及
び前記ＩＥＥＥ４８８バス（１０４）に結合され、前記
トーカー回路手段が前記データ有効ライン上にデータ有
効信号をアサートするための、および予め定められたソ
ースハンドシェイクプロトコールにしたがって、前記デ
ータ有効信号をデアサートするためのソースハンドシェ
イク手段；を備え、 前記同期手段は、前記ソースハンドシェイク手段が前記
データ有効ラインに前記データ有効信号をデアサート
し、前記同期割り込みイネーブルスイッチがイネーブル
されると、前記第２の割り込み信号を前記マイクロプロ
セッサーポート（１２０）を介して前記マイクロプロセ
ッサーの前記割り込み信号ポートへ送信することを特徴
とする請求項９に記載のインターフェイス。 - 【請求項１１】 前記マイクロプロセッサーポート（１
２０）は、前記マイクロプロセッサーから書き込みパル
スを受信するための書き込みラインを有し、前記書き込
みパルスの各々は、予め定められた時間幅とトレーリン
グエッジを有し； 前記トーカー回路手段は、前記マイクロプロセッサーポ
ート（１２０）から受信されたデータが前記書き込みパ
ルスのトレーリングエッジ前に、前記ＩＥＥＥ４８８バ
ス（１０４）にアサートされるように、前記マイクロプ
ロセッサーポート（１２０）によって受信されたデータ
を前記ＩＥＥＥ４８８バス（１０４）へアサートし、且
つ、ラッチするための透過ラッチを有し、 前記トーカ回路手段及び前記ＩＥＥＥ４８バス（１０
４）に結合され、前記トーカー回路手段が第１の予め定
められた最小の設定期間の間前記ＩＥＥＥ４８８バス
（１０４）にデータをアサートした後、前記ＩＥＥＥ４
８８バス（１０４）の前記データ有効ラインに信号をア
サートするためのソースハンドシェイク手段を備え、 前記ソースハンドシェイク手段は、イネーブルされる
と、前記トーカー回路手段が前記第１の予め定められた
最小の設定期間より少ない第２の予め定められた設定期
間前記ＩＥＥＥ４８８バス（１０４）にデータをアサー
トした後、前記ＩＥＥＥ４８８バス（１０４）の前記デ
ータ有効ラインに前記信号をアサートするスピードアッ
プ手段を有し、 前記インターフェイスは、前記スピードアップ手段をイ
ネーブルするためのスピードアップイネーブルスイッチ
を有し、 これにより、前記マイクロプロセッサーによるデータの
送信速度は前記設定期間を減少することによって改善さ
れることを特徴とする請求項１０に記載のインターフェ
イス。 - 【請求項１２】 前記マイクロプロセッサーポート（１
２０）は、割り込み信号を前記マイクロプロセッサーの
割り込み信号ポートへ送信するための少なくとも１つの
ラインを有し、 前記ＩＥＥＥ４８８バス（１０４）は、データ有効ライ
ンを有し、 前記インターフェイスは、さらに、 前記マイクロプロセッサーポート（１２０）および前記
ＩＥＥＥ４８８バス（１０４）に結合され、前記マイク
ロプロセッサー（１２９）によって受信されたデータを
前記ＩＥＥＥ４８８バス（１０４）へアサートするため
のトーカー回路手段； 前記ＩＥＥＥ４８８バス（１０４）に結合され、何時前
記データ有効ライン上に前にアサートされたデータ有効
信号がアサートされないかを検出し、その後第２の割り
込み信号を前記マイクロプロセッサーポート（１２０）
を介して前記マイクロプロセッサーの前記割り込み信号
ポートへ送るための同期手段（１４０）；および前記同
期割り込み信号を前記マイクロプロセッサーへ送るため
に、前記ソースハンドシェイク手段をイネーブルするた
めの同期割り込みイネーブルスイッチ（１３０）；を備
え、 前記同期手段は、前記同期割り込みイネーブルスイッチ
がイネーブルされない限り、前記データ有効ライン上に
前にアサートされたデータ有効信号がアサートされない
と、前記同期割り込み信号を送らず、 これにより、前記マイクロプロセッサーは、前記ＩＥＥ
Ｅ４８８バス（１０４）がデータ転送を完了したことを
前記同期割り込み信号によって自動的に通知されること
を特徴とする請求項８に記載のインターフェイス。 - 【請求項１３】 前記マイクロプロセッサーポート（１
２０）は、前記マイクロプロセッサーから書き込みパル
スを受信するための書き込みラインを有し、前記書き込
みパルスの各々は、予め定められた時間幅とトレーリン
グエッジを有し、 前記前記ＩＥＥＥ４８８バス（１０４）は、データ有効
ラインを有し、 前記マイクロプロセッサーポート（１２０）および前記
ＩＥＥＥ４８８バス（１０４）に結合され、前記マイク
ロプロセッサーポート（１２０）によって受信されたデ
ータを前記ＩＥＥＥ４８８バス（１０４）へアサートす
るためのトーカー回路手段；および、 前記トーカ回路手段及び前記ＩＥＥＥ４８バス（１０
４）に結合され、前記トーカー回路手段が第１の予め定
められた最小の設定期間前記ＩＥＥＥ４８８バス（１０
４）にデータをアサートした後、前記ＩＥＥＥ４８８バ
ス（１０４）の前記データ有効ラインに信号をアサート
するためのソースハンドシェイク手段；を備え、 前記トーカー回路手段は、前記マイクロプロセッサーポ
ート（１２０）から受信されたデータが前記書き込みパ
ルスのトレーリングエッジ前に前記ＩＥＥＥ４８８バス
（１０４）へアサートされるように、前記マイクロプロ
セッサーポート（１２０）から受信したデータを前記Ｉ
ＥＥＥ４８８バス（１０４）へアサートし、且つ、ラッ
チするための透過ラッチを有し、 前記ソースハンドシェイク手段は、イネーブルされる
と、前記トーカー回路手段が前記第１の予め定められた
最小の設定期間より少ない第２の予め定められた設定期
間前記ＩＥＥＥ４８８（１０４）上のデータをアサート
した後、前記ＩＥＥＥ４８８バス（１０４）の前記デー
タ有効ラインに前記信号をアサートするスピードアップ
手段を有し、 これにより、前記マイクロプロセッサーによるデータの
送信速度は前記設定期間を減少することによって改善さ
れることを特徴とする請求項８に記載のインターフェイ
ス。 - 【請求項１４】 前記インターフェイスは、前記スピー
ドアップ手段をイネーブルするためのスピードアップイ
ネーブルスイッチを有することを特徴とする請求項１３
に記載のインターフェイス。 - 【請求項１５】 前記マイクロプロセッサーポート（１
２０）は、割り込み信号を前記マイクロプロセッサーの
割り込み信号ポートへ送信するための少なくとも１つの
ラインを有し； 前記アクセプタシェイクハンド手段（１４４）は、デー
タを前記リスナー回路手段が前記マイクロプロセッサー
ポートを介して前記マイクロプロセッサーへ送信してい
る間に、データ転送の最後のバイトが前記ＩＥＥＥ４８
８バス（１０４）から受信されたときを検出し、その後
第１の割り込み信号を前記マイクロプロセッサーポート
（１２０）を介して前記マイクロプロセッサーの前記割
り込み信号ポートへ送信するための手段を有し； 前記ＩＥＥＥ４８８バス（１０４）に結合され、何時前
記データ有効ライン上に前にアサートされたデータ有効
信号がアサートされないかを検出し、その後第２の割り
込み信号を前記マイクロプロセッサーポート（１２０）
を介して前記マイクロプロセッサーの前記割り込み信号
ポートへ送るための同期手段；および前記第２の割り込
み信号を前記マイクロプロセッサーへ送るために、前記
同期手段をイネーブルするための同期割り込みイネーブ
ルスイッチ；を備え、 前記同期手段は、前記同期割り込みイネーブルスイッチ
がイネーブルされない限り、前記データ有効ラインに前
にアサートされたデータ有効信号がアサートされないと
き、前記第２の割り込み信号を送らず、 これにより、前記マイクロプロセッサーは、データ転送
の最後のバイトが前記ＩＥＥＥ４８８バス（１０４）か
ら前記マイクロプロセッサーへ前記インターフェイスに
よって送信されることを前記第１の割り込み信号によっ
て自動的に通知され、また前記マイクロプロセッサー
は、前記ＩＥＥＥ４８８バス（１０４）上の他の全ての
装置がデータ転送の最後のバイトを受け入れたことを前
記第２の割り込み信号によって自動的に通知されること
を特徴とする請求項１３に記載のインターフェイス。
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