JP2563400B2

JP2563400B2 - ループ状データ伝送装置

Info

Publication number: JP2563400B2
Application number: JP62302229A
Authority: JP
Inventors: 義文原; 努桜井; 三郎久保田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: JPH01143538A

Description

【発明の詳細な説明】産業上の利用分野本発明は、親局と複数の子局を１本の伝送路にて、順
にループ状に接続し、デジタル信号を親局から子局また
は子局から親局へシリアル情報で転送する装置に関す
る。

従来の技術近年、マイクロプロセッサーの高度化につれて、産業
用自動機械などでは機能が高度化して、使用するセンサ
ーやアクチュエータの数が100点を超えるものがめずら
しくない。また工場内で自動機械がライン化されると相
互の情報のやりとりや、ラインを制御するコンピュータ
と自動機械との情報交換も必ずといってよい程必要とな
る。このような設備内あるいは設備間の配線を減らすた
め、設備内のあちこちにリモートI/Oと呼ばれる入出力
用の制御ユニットを子局として配置し、この子局へセン
サやアクチュエータへの配線および通信情報の信号線を
接続する一方で、総合的な制御を行なうマイクロプロセ
ッサーとつながる親局へわずか１本の同軸ケーブルまた
は光ファイバケーブルで接続し、情報をシリアル転送す
ることにより省線化する方法が実用化の段階に入ってき
た。

第８図はそのリモートI/Oからなるシステム図であ
る。１はセンサ、２は電磁バルブなどのアクチュエー
タ、３は入力ユニット、４は出力ユニットで、３と４を
以後子局と呼ぶことにする。５はこれら子局すべてを制
御するコントローラで、子局に対して親局と呼ばれてい
る。６は光ファイバまたは同軸ケーブル等の電線であ
る。

第９図は、従来例における光ファイバを使用した子局
の概略構成図を示す。親局から制御情報をパルス列から
なるシリアル情報として子局へ転送する。シリアル情報
の伝送フォーマットは第10図のように子局がシリアル情
報の先頭ビットを検出するためのスタートビットと制御
情報としてのアドレス部およびデータ部及び信号の伝送
エラーの検出を行なうためのパリティチェックビットか
らなる。第９図に戻って、７は光ファイバ、８は光、電
気変換器、９は電気、光変換器である。入力信号は、第
８図のセンサ１へ、出力信号は、アクチュエータ２へ接
続されている。電気信号に変換されたシリアル受信信号
10はすべて直列・並列変換と並列・直列変換ができるシ
フトレジスタ14に一旦蓄えられる。15は並列・直列変換
されたアドレス部の値とスイッチ16により設定された子
局のアドレスの値が一致しているかどうかを検出する回
路である。シフトレジスタ14に一旦蓄えられた後、アド
レス一致検出回路15でこのユニットがアクセスされてい
ることを検知すると、出力ラッチ17でシフトレジスタの
出力データ11の記憶を行なう。そしてシフトレジスタ14
内に一旦蓄えられたシリアル情報のデータ部は入力信号
が入力データ13に置き換えられ、再び並列・直列変換し
て送信信号19として送信する。またアドレスが一致して
ない時は、そのまま並列・直列変換して送信する。18は
上記のような手順で制御するためのタイミングパルス発
生回路である。このような構成により、第８図の親局か
ら伝送されたシリアル情報が、順次子局から子局へと伝
送されてゆき、子局の設定アドレスと一致する場合の
み、その子局の入力データは光ファイバにシリアル情報
とし送出され、親局へ戻ってゆく。親局は戻ってきたシ
リアル情報のアドレス部とデータ部を解読する。

一方、22はシリアル情報の伝送エラーを検出するため
の伝送エラー検出回路で、シリアル情報の中のアドレス
部及びデータ部の１となっているビット数の総和が奇数
か偶数かを検出し、あらかじめ定められたパリティエラ
ーが発生していれば伝送エラー信号を発生する。23はゲ
ート回路で、前記伝送エラーが発生すると出力クラッチ
17へのラッチパルスの出力が停止され、出力信号は前の
状態が保持される。

発明が解決しようとする問題点しかしながら、上記のような構成にすると子局側は入
力信号用インターフェイス回路20と出力信号用のインタ
ーフェイス21を両方内蔵しているため、入力専用あるい
は出力専用の子局とコストを比べた場合割高となる。し
たがって、第９図の子局の中の入力インターフェイス回
路20を取除いた出力専用子局や出力インターフェイス回
路21や、出力ラッチ回路17を取除いた入力専用子局をつ
くり、入力と出力の制御点数に合せて入力専用子局と出
力専用子局を配置するのが実用的である。この場合、同
一設定アドレスを入，出力とも使用する時は第８図のよ
うに入力用の子局３が出力用子局４に対してシリアル情
報の流れで上流側となるように配置すると、子局３の入
力情報が子局４の出力へ反映することになって親局５か
ら子局４への情報が伝わらなくなる。そのため、子局４
と子局３との配置を逆にしておかねばならない。即ち、
従来方法にはループ内における子局の配置についてこの
ような制約条件が必要であった。

他方、出力インターフェイス21から出力される出力信
号の複数ビットの中には、伝送エラーが発生した場合の
処置として自動機械のアクチュエータ等において出力信
号が、エラー前の状態を保持するよりも、出力がオフさ
れた方が都合が良いものがある。このような場合に対応
できない。

本発明は上記問題点に鑑み、シリアル情報の中にモー
ド部を付加して、入力専用子局、出力専用子局、従来例
のような入出力両用子局をどのようにループ内に配置し
てもよいようにしたループ状データ伝送装置を提供す
る。

また、エラー発生時に、エラー情報を親局に伝送でき
るようにするものである。さらに、出力用子局あるいは
入出力両用子局において、伝送エラーが発生した場合
に、出力ビット各々についてエラー発生前の状態を保持
するか、オフするかを選択できるようにモード部の情報
でプログラム可能にするものである。

問題点を解決するための手段上記問題点を解決するため、本発明の第１の発明は、
１台の親局と複数の子局が一本の伝送路にて順にループ
状に接続され、前記子局に接続された複数のセンサの並
列入力データをシリアル情報に変換して親局に送信する
手段および親局が制御しようとする子局に接続された複
数のアクチュエータの並列出力データをシリアル情報に
変換して送信し、これを前記子局が解読して、前記並列
出力データとしてセットするようにして手段を備えたデ
ータ伝達装置において、前記シリアル情報の内容とし
て、スタートビットアドレス部、データ部に加えて、子
局の入力と出力の方法を３つの場合に分離するためのモ
ード部を設け、前記子局においては、前記モード部の内
容が第１の場合でかつ前記シリアル情報のアドレス部と
その子局の設定アドレスと一致する時のみ、その子局に
接続された前記並列入力データを前記シリアル情報の中
のデータ部と置換えて送信する手段と、前記モード部の
内容が第２の場合でかつその子局の設定アドレスと前記
シリアル情報のアドレス部と一致する時のみ、前記シリ
アル情報のデータ部の内容をその子局のみ前記並列出力
データに置換えて記憶する手段及び前記モード部が第３
の場合の時は、上記の第１の場合と第２の場合の手段の
それぞれが並列動作するように構成したものである。ま
た、本発明の第２の発明は、１台の親局と複数の子局が
一本の伝送路にて順にループ状に接続され、親局が制御
しようとする子局に接続された複数のアクチュエータの
並列出力データをシリアル情報に変換して送信し、これ
を前記子局が解読して、前記並列出力データとしてセッ
トするようにした手段を備えたデータ伝送装置におい
て、前記シリアル情報の内容としてスタートビット、ア
ドレス部、データ部、シリアル情報の伝送エラーの有無
をチェックするための誤り制御部と伝送エラー発生時の
出力の状態を２つの場合に制御するためのモード部を設
け、前記子局において、前記モード部の内容が第１の場
合でかつ前記シリアル情報のアドレス部とその子局の設
定アドレスが一致する時のみ、前記シリアル情報のデー
タ部の内容を、第１の出力制御データとして記憶する第
１の出力手段と、モード部の内容が第２の場合も前記第
１の場合と同様に第２の出力制御データとして記憶する
第２の出力手段とシリアル情報の内容をチェックして伝
送エラーを検出するエラー検出手段と、前記エラー検出
手段により、伝送エラーが検出された場合には、前記第
２の出力制御データのオンのビットに対応する前記第１
の出力制御データの各々のビットをオンして記憶させ、
その他のビットは伝送エラー検出前のシリアル情報が送
られた時の状態を保持し、これを前記子局の並列出力デ
ータとなるように制御する手段を備えたものである。

作用本発明の第１発明では、親局が、入力専用あるいは出
力専用モードのシリアル情報を子局に送信することで出
力専用子局は、入力するのか出力するのかを区別できる
た、上流側に同一アドレスの入力専用子局が配置されて
いても、親局からの出力情報と区別できる。また入出力
同時モードを設けることにより、親局としては１回の子
局へのアクセスで子局への出力情報のセットと子局から
の情報入力が可能である。

第３の発明では、伝送エラーが子局において検出され
た時、子局の並列出力データを１ビットずつ、オンする
かオフするかあるいは、伝送エラー検出前の状態に保つ
かどうか親局からプログラムできるため、自動機械等の
アクチュエータを安全側に動作させることが可能とな
る。

実施例以下本発明の実施例のループ状データ伝送装置につい
て、図面を参照しながら説明する。

第１図は本発明の第１実施例におけるループ状データ
伝送装置の子局の構成図を示す。第２図は本実施例のシ
リアル情報の伝送フォーマットを表わす。第３図はタイ
ミング図である。

７は光ファイバー、８は光・電気変換器、９は電気・
光変換器、10は受信信号（タイミング図ではRCVとして
表わす）、15はアドレス一致検出回路、16はアドレス設
定スイッチ、17は出力ラッチ回路、19は送信信号（タイ
ミング図ではSNDとして表わす）、20は入力インターフ
ェイス回路、21は出力インターフェイス回路である。22
は伝送エラーの検出回路で、従来例と同様の機能もちER
R信号を出力し、本実施例ではパリティビットにより伝
送エラーを検出している。24はモード判定回路で、第２
図のようにモード部の情報を判断して、モード出力とし
てIN,OUT信号を出力する。25,26,27は、ANDゲート回路
を、28はインバータ回路を示す。＋V_ccは入力論理が
「１」であることを示す。29は上記シフトレジスタ14、
出力ラッチ17等のタイミングを制御するタイミング制御
回路である。30及び31はシフトレジスタ回路で、LD₁及
びLD₂信号により入力インターフェイス回路20の情報I₇
〜I₀や、伝送エラー情報E₂〜E₁の並列情報をロードする
ことができ、かつシフトパルス入力SFT信号のタイミン
グでRCV信号を直列入力することもできる。同時にSFT信
号により、順次最上位ビット（MSB）から出力される。3
0と31とは並列情報のロード条件が異なるため２つ設け
ている。

第３図は第１の実施例のタイミング図であり、モード
部が「011」の状態即ち本発明の特長である入出力同時
モードの場合を示す。受信信号10（RCV信号）のスター
トビットの立上りでタイミング制御回路28が動作し、受
信したシリアル情報と同期したシットパルスSFTをシリ
アル情報の全ビット長分の17個順次出力する。17個全て
が出力完了した時のシフトレジスタ31の出力M₂〜M₀の内
容は「011」となっているので、モード判定回路24は、O
UT信号及びIN信号のいずれも「１」が出力される。次に
１クロック分おくれたタイミングでタイミング制御回路
28から出力ラッチのセットタイミングとしてT₁信番が出
力される。伝送エラーが発生してない場合には、AND回
路25の入力条件は、アドレス条件が一致するとAEQが１
となって全て「１」となるためラッチタイミングとなる
LCH信号が出力されて、出力ラッチ回路17にデータD₇〜D
₀がセットされる。本図の例ではD₇〜D₀が「00010110」
という値となる。

さらに17ロック分のタイミング遅れて、入力インター
フェイス回路からのシフトレジスタ30へのロードタイミ
ングとなるT₂信号がタイミング制御回路28より出力され
る。同様に、AND回路26の入力条件が整うため、シフト
レジスタ30の並列入力ロードパルス信号LD₁が出力さ
れ、入力インターフェイス回路のデータI₇〜I₀がシフト
レジスタ30に転送される。

一方同タイミングで、シフトレジスタ31に対し、伝送
エラーが発生した時はERR信号が１となりAND回路27の入
力がすべて「１」となるためロードパルス信号LD₂が出
力されるためモード情報として「111」がロードされ
る。こうして、シフトレジスタ30,31にセットされたシ
リアル情報は、再び親局が、その子局あるいは他の子局
の入出力のアクセスをするたび隣りの子局へ移り、子局
の数より１回多くアクセスすると、親局へその情報が戻
ってくる。親局は、このシリアル情報のモード部及びデ
ータ部を入力して、子局の伝送エラーを入力データとと
もに知ることができる。伝送エラーがない時は、上記シ
フトレジスタ31のロードパルス信号LD₂が出ないので、
元のモード情報のままである。

上記のようにシリアル情報の中にモード部を設け、入
力と出力が区別できるため、子局の配置上の制約はな
く、また同時入出力モードにより、同一の子局で入出力
機能を持つ子局に対しては、親局からの子局への１回の
アクセスにより、出力のセットと同時に入力も行なうこ
とができる。加えて、子局において伝送エラーを検出す
るとモード情報の部分のみエラーを示すビット模様に子
局が書換えるので、親局が伝送エラーを知ることができ
るという利点を持っている。

第４図は、第２の実施例におけるループ状データ伝送
装置の子局の構成図を示す。シリアル情報の内容は第２
図と全く同じである。第４図において、番号７〜31の回
路は第１図と全く同じものである。32は、第２図のモー
ドで「100」と「101」をデコードしてエラー時に出力オ
フするための「OFF」信号とエラー時出力をオンするた
めの「ON信号」を発生するモード判定回路である。33は
第１図と同じ出力ラッチ回路であるが、ラッチのタイミ
ング信号LC₁が第１図と異なる。34は出力制御回路で、
上記出力ラッチ回路33の出力PD₀〜PD₇の各ビットが１か
ら０かにより、シフトレジスタ30の出力D₀〜D₇の状態を
そのまま出力U₀〜U₇せずエラー発生時に「OFF」状態に
制御する。35〜36はANDゲート回路である。なお第１図
の入力インターフェイス回路20は本実施例の目的と直接
関係しないため図示してない。第５図は上記出力制御回
路の１ビット分の回路図を示す。40はＤ型フリップフロ
ップ回路で、ラッチパルス信号LC₂により動作する。第
６図はラッチパルス信号LC₂を与えた時の第５図の真理
値表である。

第７図は第２の実施例のタイミング図の１例を表し、
第１回目のデータで子局に対し、伝送エラー発生時に下
位４ビット分の出力をオフすることを意味する受信信号
がRCVが送られ、第２回目のデータで、子局の出力の８
ビットを「01111111というデータでセットすることを示
す受信信号RCVが送られていることを表す。受信信号RCV
のスタートビットの立上りでタイミング制御回路28が動
作し、受信したシリアル情報と同期したシフトパルスSE
Tをシリアル情報の全ビット長分の17個順次出力され
る。第１回目の場合、モード判定回路32はM₂〜M₀の内容
が「100」となっているのでOFF信号が「１」となり、OU
T信号が「０」となる。そして、出力ラッチ回路33に
は、タイミング制御回路29のT₁のタイミングでラッチ信
号LC₁が入力され「00001111」というデータがPD₀〜PD₇
へセットされる。第２回目には、モードM₂〜M₀の内容が
「010」であるため、「OFF信号」が「０」となり、OUT
信号が「１」となる。タイミング制御回路29のT₁のタイ
ミングで同様にラッチ信号LC₂が出力制御回路34に入力
される。すると伝送エラーERRが「１」の時には、上記
第１回目に「１」がセットされたビット、即ちPD₃〜PD₀
の入力されるU₃〜U₀の出力はリセットされ「０」とな
り、残りのU₇〜U₄は前のままの状態となる。一方、伝送
エラー信号ERRが「０」の時は、出力シフトレジスタ30
からの出力データD₇〜D₀の値がU₇〜U₀にセットされ、通
常の動作となる。ところで、モード部が「101」、即ち
伝送エラー時に出力をオンする場合には、第５図におい
てラッチパルス信号LC₂の代りにモード判定回路ON信号
とタイミング信号T₁のAND信号を使用し、Ｄ型フリップ
フロップ回路40のＱ信号出力を用いることによって構成
できることは言うまでもない。

上記のように、シリアル情報の中にモード部を設けて
伝送エラーを検知した時のため出力インターフェイス回
路21の８ビットの出力の１ビットずつをオンするか、オ
フするか元のままとするかをプログラム可能にすること
により、回線や子局の故障時に自動機械等のアクチェー
タの状態を安全側に制御することができる。

発明の効果以上のように本発明の第１の発明によればシリアル情
報の内容として、スタートビット、アドレス部、データ
部に加えて、親局が子局の入出力の制御を行なうモード
部を設け、子局においては、そのモード部の内容が、子
局に接続された並列入力データをシリアル情報のデータ
部に置換えるための入力専用の指令か、シリアル情報の
データを子局に接続された並列出力データに書込むため
の出力専用の指令か、上記シリアル情報のデータ部を並
列出力データへ書込み後、並列入力データをシリアル情
報のデータ部に置換えるための入出同時の指令かを解読
し、その内容に対応して、上記子局の並列データの入
力、出力制御を行なう構成とすることにより、ループ内
での同一アドレスの入力専用、出力専用の子局の配置が
自由になるとともに、入力と出力を兼ね備えた子局に対
しては１回のアクセスで、親局が子局に対し、出力と入
力を行なうことができる。

また、第２の発明によれば、シリアル情報の内容とし
て、スタートビット、アドレス部、データ部に加えて、
親局が、上記のように子局の出力を制御する指令とこの
出力用子局で伝送エラーを検出した時、子局の並列出力
データの各ビットに対し、その出力状態をエラー発生前
の状態を保持するか、オフするかオンするかを指令する
モード部を設け、出力用子局においては、上記モードを
解読し、通常は子局に接続された並列データにシリアル
情報のデータ部の内容を書込むとともに、伝送エラー発
生時には上記のように各ビットを制御する構成とするこ
とにより、伝送エラーが発生した場合自動機械等での子
局に接続された並列データとなるアクチェエータ等の動
作を安全側に作動させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における子局の回路構成
図、第２図は本発明のシリアル情報の伝送フォーマット
を表わす図、第３図は第１図のタイミング図、第４図は
本発明の第２の実施例における子局の回路構成図、第５
図は第４図の出力制御回路の１ビット分の回路図、第６
図は第５図の回路の真理値図、第７図は第４図のタイミ
ング図、第８図は従来のループ状データ伝送装置の構成
図、第９図は従来の子局の回路構成図、第10図は従来の
伝送フォーマットを表す図である。 16……アドレス一致検出回路、24……モード検出回路、
28……伝送エラー検出回路、29……タイミング制御回
路、30,31……シフトレジスタ回路、33……出力ラッチ
回路、34……出力制御回路、40……Ｄ型フリップフロッ
プ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−94037（ＪＰ，Ａ) 特開昭61−224750（ＪＰ，Ａ) 実開昭59−67056（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】１台の親局と複数の子局が一本の伝送路に
て順にループ状に接続され、前記子局に接続された複数
のセンサの並列入力データをシリアル情報に変換して親
局に送信する手段および親局が制御しようとする子局に
接続された複数のアクチュエータの並列出力データをシ
リアル情報に変換して送信し、これを前記子局が解読し
て、前記並列出力データとしてセットするようにした手
段を備えたデータ伝達装置において、前記シリアル情報
の内容として、スタートビットアドレス部、データ部に
加えて、子局の入力と出力の方法を３つの場合に分離す
るためのモード部を設け、前記子局においては、前記モ
ード部の内容が第１の場合でかつ前記シリアル情報のア
ドレス部とその子局の設定アドレスと一致する時のみ、
その子局に接続された前記並列入力データを前記シリア
ル情報の中のデータ部と置換えて送信する手段と、前記
モード部の内容が第２の場合でかつその子局の設定アド
レスと前記シリアル情報のアドレス部と一致する時の
み、前記シリアル情報のデータ部の内容をその子局のみ
前記並列出力データに置換えて記憶する手段及び前記モ
ード部が第３の場合の時は、上記の第１の場合と第２の
場合の手段のそれぞれが並列動作するように構成したこ
とを特徴とするループ状データ伝送装置。
【請求項２】１台の親局と複数の子局が一本の伝送路に
て順にループ状に接続され、親局が制御しようとする子
局に接続された複数のアクチュエータの並列出力データ
をシリアル情報に変換して送信し、これを前記子局が解
読して、前記並列出力データとしてセットするようにし
た手段を備えたデータ伝送装置において、前記シリアル
情報の内容としてスタートビット、アドレス部、データ
部、シリアル情報の伝送エラーの有無をチェックするた
めの誤り制御部と伝送エラー発生時の出力の状態を２つ
の場合に制御するためのモード部を設け、前記子局にお
いて、前記モード部の内容が第１の場合でかつ前記シリ
アル情報のアドレス部とその子局の設定アドレスが一致
する時のみ、前記シリアル情報のデータ部の内容を、第
１の出力制御データとして記憶する第１の出力手段と、
モード部の内容が第２の場合も前記第１の場合と同様に
第２の出力制御データとして記憶する第２の出力手段と
シリアル情報の内容をチェックして伝送エラーを検出す
るエラー検出手段と、前記エラー検出手段により、伝送
エラーが検出された場合には、前記第２の出力制御デー
タのオンのビットに対応する前記第１の出力制御データ
の各々のビットをオンして記憶させ、その他のビットは
伝送エラー検出前のシリアル情報が送られた時の状態を
保持し、これを前記子局の並列出力データとなるように
制御する手段を備えたことを特徴とするループ状伝送装
置。
【請求項３】第２の出力制御データのオンのビットに対
応する第１の出力制御データの各々のビットをオンして
記憶させ、その他のビットは伝送エラー検出前のシリア
ル情報が送られた時の状態を保持し、これを子局の並列
出力データとなるようにした特許請求の範囲第２項記載
のループ状伝送装置。