JP2550659B2

JP2550659B2 - データ伝送方法

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Publication number: JP2550659B2
Application number: JP63116255A
Authority: JP
Inventors: 卓治姫野; 吉生松本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: JPH01286063A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理用プロセッサ（CPU）からのデ
ータを各種デバイスに伝送するデータ伝送方法に関し、
特に、プロセッサからデバイスへのデータ伝送効率を高
め得るようなデータ伝送方法に関するものである。

〔発明の概要〕

本発明は、データ処理用プロセッサからのデータを各
種デバイスに伝送する際に、アドレス設定命令を送った
後にアドレス・データを送ることによりアドレスを設定
し、当該設定アドレスに対応するデータを伝送するデー
タ伝送方法において、アドレス設定命令中にアドレスの
バンク指定情報を含ませることにより、バンク及びアド
レスを指定してのデータ伝送を少ない伝送回数で実現
し、プロセッサと所定デバイスとの間のデータ伝送効率
を高めるものである。

〔従来の技術〕近年において、いわゆるマイクロ・プロセッサが種々
の用途に用いられるようになっており、種々のデバイス
との間でデータ伝送することが必要とされている。この
マイクロ・プロセッサと各種デバイスとの間でのデータ
の伝送方法には、大別してパラレル（並列）伝送と、シ
リアル（直列）伝送とがある。これらのうち、シリアル
伝送は、配線が少なくて済む等の利点を有しており、例
えば、各種電子機器のシステム・コントロール等におい
て、複数の被制御デバイスに対してのデータ伝送等に用
いられている。

ここで第３図は、CPU（プロセッサ）と各種デバイス
との間でシリアル・データ伝送を行う場合の従来例を説
明するためのブロック回路図である。この第３図におい
て、CPU51には例えば８ビット・マイクロ・プロセッサ
等が用いられており、このCPU51のデータ・バスDB、ア
ドレス・バスABおよびコントロール・バスCBには、いわ
ゆるROM（リード、オンリ・メモリ）52、RAM（ランダム
・アクセス・メモリ）53、PIO（パラレル・インターフ
ェース）回路54及びSIO（シリアル・インターフェー
ス）回路55が接続されている。このSIO回路55のデータ
入出力端子には、複数個のシリアル被制御デバイス、例
えばAD/DA変換器61、DSP（ディジタル信号プロセッサ）
62、‥‥等が共通接続されている。これらの各種デバイ
ス61、62、‥‥を択一的に指定するために、例えばアド
レス・バスABおよびコントロール・バスCBに接続された
アドレス・デコーダ56が用いられている。これは、いわ
ゆるメモリ・マップドIOの構成であり、CPU51からは通
常のメモリ・アクセスと同様な形態で各IOデバイスを指
定することができ、コマンドの統一化あるいは簡略化が
図れソフトウェア的に有利である。

〔発明が解決しようとする課題〕

ここで、上記各デバイス毎に設定されるアドレスの他
に、１つのデバイス内でのいくつかの機能に対応するア
ドレスを設定することがある。例えば、AD/DA変換器の
ボリューム値調整機能を指定する時、所定のアドレスAD
Oから順にアドレスが１つずつ増加するに従って、左チ
ャンネル録音ボリューム調整、右チャンネル録音ボリュ
ーム調整、左チャンネル再生ボリューム調整、右チャン
ネル再生ボリューム調整‥‥のように機能が設定されて
おり、これらの機能アドレスを指定してそれぞれの調整
データ等を伝送することが考えられる。この場合、上記
機能アドレスを指定するためにはアドレス・データをデ
バイスに送る必要があるが、このアドレス・データの伝
送に先立って、アドレス設定命令を送ることが必要とさ
れる。このアドレス設定命令とは、次に送るデータを上
記機能アドレス・データとしてデバイス内に取り込むこ
とを指令するものであるが、この機能アドレスのビット
長が伝送データのワード長よりも長い場合には、機能ア
ドレス・データを例えば上位部分と下位部分とに分けて
送る必要があり、これらの各部分毎にアドレス設定命令
をそれぞれ送らなければならない。すなわち例えば、先
ずアドレス上位設定命令を送ってアドレス上位データを
送り、次にアドレス下位設定命令を送ってアドレス下位
データを送り、その後これらのアドレス上位、下位デー
タから成る上記機能アドレスに対応するデータを送ると
いう手順が必要となる。このようにアドレス各部分毎に
アドレス設定命令を送ることは面倒であり、データ伝送
速度の低下を来すことになる。

これは、例えば伝送データのワード長が８ビットで、
アドレスのワード長が10ビットの場合であっても、それ
ぞれ８ビットの上位アドレスと下位アドレスに分けて送
らざるを得ず、上位アドレスの８ビットについては下位
２ビットのみが有効でデータ効率が悪いことにもなる。

本発明は、このような実情に鑑みてなされたものであ
り、簡単な構成で高速のシリアル・データ伝送を可能と
し、特に、一度にシリアル伝送可能なデータ長よりアド
レス長の方が長いようなアドレスを指定してデータ伝送
する場合の伝送効率を高め得るデータ伝送方法の提供を
目的とするものである。

〔課題を解決するための手段〕

本発明に係るデータ伝送方法は、上述の課題を解決す
るために、データ処理用プロセッサから少なくとも１個
のデバイスに対して所定アドレスに対応するデータを伝
送する際に、アドレス設定命令を送った後にアドレス・
データを送ることによりアドレスを設定し、当該設定ア
ドレスに対応するデータを伝送するようなデータ伝送方
法において、上記アドレス空間を複数のバンクに区分
し、上記アドレス設定命令中に上記複数のバンクのいず
れかを指定するバンク指定情報を含ませ、このバンク指
定情報付のアドレス設定命令及び次に送られるアドレス
・データにより、指定されたバンク内のアドレスを指定
することを特徴とするものである。

〔作用〕

上記アドレス設定命令中に上記複数のバンクを指定す
るための情報が含まれているため、次にアドレス・デー
タを送ることのみによりバンクを指定してのアドレス指
定が行え、例えば上位アドレス・データを送るための手
間が省ける。

〔実施例〕

第１図は、本発明に係るデータ伝送方法の一実施例に
用いられる回路構成を概略的に示すブロック回路図であ
る。

この第１図において、例えばいわゆる８ビット・マイ
クロ・プロセッサより成るCPU10には、書込制御信号W
R、読出制御信号RD、メモリ・アクセス要求信号MREQ、
データ・コマンド指示信号D/C、16ビット・アドレスA0
〜A15の各出力端子、及び８ビット・データD0〜D7の各
入出力端子が少なくとも設けられている。このCPU10か
らのデータ（アドレス・データも含む）をシリアル・イ
ンターフェース（SIO）回路20を介して複数のデバイス1
1、12、13、‥‥にシリアル伝送する。

このSIO（シリアル・インターフェース）回路20は、
主として上記CPU10からのパラレル（並列）入力データ
をシリアル（直列）データに変換するためのシフト・レ
ジスタ21と、上記複数のデバイス11、12、‥‥に対して
割り当てられたアドレスを検出するためのアドレス・デ
コーダ22と、該シリアル・インターフェース回路20に対
するデータ伝送の方向を切換制御するための３ステート
・バッファ23と、シリアル伝送クロックを出力すると共
に上記３ステート・バッファ23及びシフト・レジスタ21
の動作を制御するシリアル制御回路24とを少なくとも有
している。このようなシリアル・インターフェース回路
20は、上記CPU10からの16ビット・アドレスA0〜A15及び
８ビット・データD0〜D7をシフト・レジスタ21に並列入
力し、読出／書込の動作切換用マージン・ビットMG、読
出／書込のステータス・ビットR/W、データ／コマンド
のステータス・ビットD/C及びシリアル伝送のためのス
タート・ビットSTを付加して、第２図のようなフォーマ
ットの下にシリアル伝送する。

すなわち、第２図Ａに示すシリアル伝送データ・フォ
ーマットにおいて、シリアル・データ列の先頭から順
に、スタート・ビットST、データ／コマンド・ステータ
ス・ビットD/C、読出／書込ステータス・ビットR/W及び
読出／書込切換用のマージン・ビットMGが配列され、さ
らに伝送すべき８ビットのデータ（CPU10からの８ビッ
ト・データD0〜D7等）が配列されている。このシリアル
・データ列は、上記シリアル伝送クロックに応じて、上
記スタート・ビットSTから順にシリアル伝送される。

ここで、第２図Ａのフォーマット中の上記読出／書込
ステータス・ビットR/Wは、CPU10からの書込制御信号WR
と、メモリ・リクエスト信号MREQとの論理積をアンド回
路25でとることにより得ており、上記データ／コマンド
・ステータス・ビットD/CはCPU10から得られる。また、
上記スタート・ビットSTは、端子26から定常的に供給さ
れている。

上記フォーマット中の８ビット・データが配列される
部分の内容については、一般のデータ処理すべき情報と
しての通常のデータやアドレス、あるいは該情報を制御
するための制御情報としてのコマンド・データのいずれ
であるが、この部分の内容に応じて上記ステータス・ビ
ットD/Cが異なる。このステータス・ビットD/Cは、例え
ば特開昭60-187157号公報に開示されている端末の送信
要求を示す２値信号Ｓと同様なものであり、この公報記
載の技術においては、信号Ｓの値に応じてデータ部DCの
内容を端末情報DTと伝送装置間情報CTとで異ならせてい
る。本実施例においては、上記ステータス・ビットD/C
がデータＤを示しているとき、上記フォーマット中の伝
送すべき８ビット・データ部分には、一般のデータ処理
すべき８ビット・データあるいは８ビット・アドレスが
配置される。またステータス・ビットD/CがコマンドＣ
を示しているときには、例えば第２図Ｂに示すように、
上記フォーマット中の８ビット・データ部分の上位側４
ビットにデバイス・コードが配置され、下位側４ビット
にインストラクション・コードが配置される。ここで、
上記４ビットのデバイス・コードとは、上記各デバイス
11、12、‥‥のいずれかを指定するためのアドレスの一
種と考えることができ、例えば第１表に示すような対応
関係とすることができる。

この第１表においては、デバイス・コードとデバイス
との対応関係が１対１の例を示しているが、複数のデバ
イスの各コードを共通化して、１個のデバイス・コード
により複数のデバイスを指定できるようにしてもよい。

次に上記４ビットのインストラクション・コードは、
CPU10からデバイス11、12、‥‥に対して送られる命令
を表すものであり、その具体例を第２表に示す。

この第２表において、アドレスＨあるいはアドレスＬ
は、例えば16ビット・アドレスの上位８ビットあるいは
下位８ビットを設定するための命令を示すものであり、
このインストラクション・コード伝送後にCPU10からデ
バイス11、12、‥‥に伝送されるシリアル・データ中の
上記８ビット・データ部分の内容が、上記上位８ビット
・アドレスとなる。なお用途やデバイスの種類等によっ
ては、下位８ビット・アドレスのみで足りる場合もあ
る。また、第２表中のインクリメント、デクリメントと
は、アドレスを自動的に１ずつ増加あるいは減少させる
ための命令を示し、ホールドとは、上記インクリメント
やデクリメント命令によるアドレスの増加や減少を停止
させるための命令である。さらに、本発明の要部とし
て、第２表中のバンクＡ〜バンクＤとは、例えば10ビッ
ト・アドレスのメモリ空間中の上位２ビットで区別され
る４つのメモリ領域に対応する各バンクＡ〜Ｄのいずれ
かを指定するとともに次に送られるアドレス下位データ
（８ビット）によりアドレスを設定する命令を示すもの
である。すなわち、10ビット・アドレス空間をいわゆる
16進数で000H〜3FFHと表すとき、バンクＡは000H〜0FF
H、バンクＢは100H〜1FFH、バンクＣは200H〜2FFH、バ
ンクＤは300H〜3FFHにそれぞれ対応し、例えば270Hのア
ドレスを指定するためには、バンクＣの命令を送った後
に８ビット・アドレスとして70Hを送ればよいわけであ
る。

次に、第１図のシリアル・インターフェース回路20内
におけるアドレス・デコーダ22には、CPU10からの上記
書込制御信号WR、メモリ・リクエスト信号MREQ、読出制
御信号RD及び16ビット・アドレスA0〜A15が供給されて
おり、これらの信号に基づいて、上記各デバイス11、1
2、‥‥に割り当てられたアドレスに対してアクセス要
求（メモリ・リクエスト）がなされたとき、所定のシリ
アル伝送開始信号あるいはトリガ信号をシリアル制御回
路24に送る。シリアル制御回路24には、例えばCPU10の
基準動作クロック等に同期したマスタ・クロックが端子
27を介して供給されている。シリアル制御回路24から
は、上記トリガ信号の入力に応じてこのマスタ・クロッ
クがシリアル伝送クロックとして所定パルス数だけ出力
され、シフト・レジスタ21に供給されるとともに、必要
に応じてクロック供給ラインl_CKを介して上記各デバイ
ス11、12、‥‥のクロック入力端子にそれぞれ供給され
ている。このシリアル伝送クロックは、省略することも
できる。シフト・レジスタ21からのシリアル伝送データ
は、３ステート・バッファ23を介してシリアル伝送ライ
ンl_STに送出され、上記各デバイス11、12、‥‥のシリ
アル・データ入力端子に送られる。この第１図の例で
は、双方向のシリアル伝送ラインl_STを想定しており、
各デバイス11、12、‥‥からのシリアル・データも伝送
ラインl_STを介してシリアル・インターフェース回路20
に供給されるようにしているが、データ送信用とデータ
受信用にそれぞれ別個のシリアル伝送ラインを設けるよ
うにしてもよい。

次に、いわゆるDSP（ディジタル信号プロセッサ）やA
D/DA変換器等のデバイス11、12、‥‥の内部構造につい
て説明する。

任意のデバイス、例えば第１図中のデバイス11内に
は、上記SIO回路20からのシリアル伝送データをパラレ
ル（並列）データに変換するためのシフト・レジスタ31
が設けられ、このシフト・レジスタ31からの８ビット・
データ部分がコマンド・デコーダ32、アドレス・カウン
タ33及びデータ・バッファ34にそれぞれ供給されるよう
になっている。このデバイス11についての上記機能アド
レスは全10ビットとなっており、アドレス・カウンタ33
は上位２ビットと下位８ビットとに区分されている。こ
の場合のアドレスの上位２ビットは、上記４つのバンク
Ａ〜Ｄの内のいずれかを指定する情報である。

ここでコマンド・デコーダ32は、シフト・レスジタ31
に供給されたデータ列中の上記ステータス・ビットD/C
がＣ（コマンド）を示すデータ（コマンド・データ）に
ついての命令の解釈を行うと共に、この解釈されたコマ
ンドに応じた各部の動作制御を行うものである。例えば
ステータス・ビットD/CがＣ（コマンド）を示し、イン
ストラクション・コードが上記“0001"（アドレスＬ）
を示していれば、コマンド・デコーダ32は次のシリアル
転送でデータを送ってきたとき、すなわちステータス・
ビットD/CがＤ（データ）を示したとき、アドレス・ロ
ード信号を出力する。このアドレス・ロード信号は、ア
ドレス・カウンタ33のロード端子LDに入力され、上記シ
リアル転送されてシフトレジスタ８でパラレル変換され
た８ビット・データをアドレス・カウンタ33の下位側に
ロードしてアドレス下位データとする。そして次の本来
のデータが送られてきた場合、すなわちステータス・ビ
ットD/CがＤ（データ）を示したときに、コマンド・デ
コーダ32はデータ・バッファ34のロード端子LDにロード
信号を送り、このデータ・バッファ34内に上記送られて
きたデータ（８ビット）を上記アドレスのデータとして
取り込む。

また、コマンド中の上記インストラクション・コード
が上記バンク指定情報付のアドレス設定命令（例えば上
記バンクＣ）である場合には、コマンド・デコーダ32は
上位アドレス・レジスタ39のロード端子LDにロード信号
を送り、上記インストラクション・コード中の例えば下
位２ビットを上位アドレス・エンコーダ38でエンコード
して得られた上位アドレス（２ビット相当）を取り込む
ようにしている。この上位アドレス・エンコーダ38は、
上記第２表中のバンクＡ〜Ｄのインストラクション・コ
ードに基づいてこれらの各バンクを指定するための上位
アドレス（２ビット相当）を得るためのものであり、第
２表の具体例においてはバンクＡ〜Ｄのインストラクシ
ョン・コードの下位２ビットがそれぞれ互いに異なるこ
とに着目し、の第３表に示すような変換を行うようにしている。そし
て上記バンク指定情報付アドレス設定命令が送られた後
に、指令されたバンク内での８ビット・アドレスを指定
するための８ビット・アドレス・データ（上記ステータ
ス・ビットD/CはＤとなる）がシリアル伝送されると、
コマンド・デコーダ32はアドレス・ロード信号を上記ア
ドレス・カウンタ33に送り、上位アドレスについては上
位アドレス・レジスタ39からの２ビット・データを、下
位アドレスについてはシフト・レジスタ31からの８ビッ
ト・データを、それぞれアドレス・カウンタ33に取り込
むように制御している。なお、上記バンク指定情報付の
アドレス設定命令の各コードを、バンクＡが“1000"、
バンクＢが“1001"、バンクＣが“1010"、バンクＤが
“1011"となるように予め設定しておくことにより、下
位２ビットをそのままバンク指定のための上位アドレス
として用いることができ、上記上位アドレス・エンコー
ダを省略することができる。

次にコマンド・デコーダ32からの上位４ビット（上記
デバイス・コードに対応）は、４ビットの比較器35に送
られ、端子36からの４ビットのデバイス・コード設定デ
ータと比較され、この比較出力はコマンド・デコーダ32
に送られている。ここで、上記端子36に供給される４ビ
ットのデバイス・コードのデータは、例えばいわゆるDI
Pスイッチを操作すること、あるいは他のCPUからの制御
等により、任意に設定し得るようになっている。上記デ
バイス11の端子36には、例えば“0000"の設定データが
供給されている。従って、上記CPU10からの８ビット・
コマンド中の上記デバイス・コードが“0000"のときの
み、このデバイス11内の比較器35から一致信号が出力さ
れてコマンド・デコーダ32等に送られることにより、上
記インストラクション・コードの内容解釈動作等が実行
されるようになっている。このインストラクション・コ
ードの内容解釈動作時において、前記第２表のインクリ
メント、デクリメント等のようにアドレスを変更制御す
るインストラクションの場合には、コマンド・デコーダ
32からアドレス変更制御回路37に信号が送られ、このア
ドレス変更制御回路37がアドレス・カウンタ33の計数動
作を制御することによってアドレス値のインクリメン
ト、デクリメント制御が行われる。

次に、アドレス・カウンタ33からの出力は、デバイス
11内のアドレス・バスに送られて、例えば左右チャンネ
ルのボリューム値設定等の各種機能選択動作が行われる
とともに、データ・バッファ34からの出力により上記選
択された機能についての値が設定されるようになってい
る。

以上のような構成において、CPU10側から所望の10ビ
ット・アドレス（上記４つのバンクのいずれかの内の８
ビット・アドレス）を指定して８ビット・データをデバ
イス11に伝送する場合、例えば、アドレス270H（Ｈは16
進数であることを示す）にデータ04Hを伝送する場合の
動作について説明する。

この場合、上位２ビットの値が２であることより、バ
ンクＣ（200H〜2FFH）を指定する必要があるから、上記
第２表のインストラクション・コード中のバンクＣ設定
命令（“0111"）を用いる。すなわち、バンク（バンク指定付アドレス設定命令）アドレスＬデータ（70H）データ（04H）のように３回のシリアル伝送を行うことにより、アドレ
ス270Hを指定してデータ04Hを送ることができる。

これに対して、第２表中のアドレス設定命令であるア
ドレスＨ及びアドレスＬによりアドレス指定してデータ
伝送する方法も考えられるが、この方法では、アドレスＨ（アドレス設定命令）アドレスＨデータ（02H）アドレスＬ（アドレス設定命令）アドレスＬデータ（70H）データ（04H）の５回のシリアル伝送が必要となる。

従って、本発明実施例の方法によれば、従来のアドレ
ス設定命令を用いたデータ伝送方法に比べてシリアル伝
送回路が２回少なくなり、データ伝送の高速化あるいは
高効率化が図れる。

また、上記制御情報（いわゆるコマンド）には、例え
ばそれぞれ４ビットずつのデバイス・コード及びインス
トラクション・コードを配列したものを用いているた
め、別々に送る必要がなく一連のシリアル送信で高速化
が図れるとともに、デバイス・コードとインストラクシ
ョン・コードを分離したので同じインストラクションを
デバイス・コードを変化させることで多くのデバイスに
高速に送ることが可能となる。この場合、スレーブ側の
デバイス・コードを共通化することで同時に多くのデバ
イスに命令を送ることができる。

さらに、上記インクリメントやデクリメント等のアド
レス自動変更制御モードに設定することにより、ソフト
ウェアによる１回毎のインクリメントやデクリメントを
行うことなく、連続するアドレスに対応するデータをい
わゆるブロック転送することが容易に行える。

なお本発明は、上述の例のみに限定されるものではな
く、例えば、上記CPUのデータやアドレスのビット数あ
るいはバンクの個数等は任意に設定できる。また、上記
バンク指定付のアドレス設定命令と、上記インクリメン
ト・デクリメントのようなアドレス変更制御命令とを組
み合わせ、バンク指定後にアドレス下位データ及び該ア
ドレスに対応するデータを送った後には、次々とデータ
を送る毎に例えばインクリメントされたアドレスに対応
するデータとしてデバイスに取り込まれるようにするこ
とも容易に実現できる。この他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。

〔発明の効果〕

本発明に係るデータ伝送方法によれば、バンク指定情
報付のアドレス設定命令を送出した以降に、プロセッサ
からアドレス下位データ及び本来のデータを連続的に伝
送することにより、これらのバンク及び下位アドレスを
指定してのデータ伝送が、従来より少ない伝送回数で実
現でき、データ伝送効率の向上が図れる。また、従来に
おいてプロセッサ側のソフトウェアによりシーケンス処
理していたものを、デバイス側でハードウェア的に処理
しているため、ソフトウェアの負担軽減及び高速化が図
れる。

次に、本発明実施例によれば、シリアル伝送されるデ
ータ列が上記制御情報（コマンド情報）を示すコード・
データの場合に、デバイス・コード及びインストラクシ
ョン・コードを含んでいるため、別々に送る必要がなく
１回のシリアル伝送で高速に送ることができ、インスト
ラクションを変えずにデバイス・コードを変化させるこ
とで多くのデバイスに同じ命令を高速に送ることができ
るとともに、デバイス・コードを共通化することで、同
時に多くのデバイスに命令を送ることもできる。さらに
アドレスを自動的に変更制御するアドレス制御情報（上
記インクリメントやデクリメント等のインストラクショ
ン・コード）により、一連のアドレスに対応する一群の
データを順次送るのみで、スレーブ・デバイス側でアド
レスが自動的に変更制御（インクリメントやデクリメン
ト等）され、ソフトウェアによる１回毎のインクリメン
トやデクリメントを行うことなくデータのいわゆるブロ
ック転送が実現でき、データ伝送の高速化が図れる。

【図面の簡単な説明】

第１図は本発明に係るデータ伝送方法の一実施例に用い
られる回路構成を概略的に示すブロック回路図、第２図
は該実施例におけるシリアル・データの伝送フォーマッ
トを示す図、第３図は従来例を説明するためのブロック
回路図である。 10……CPU（プロセッサ） 11、12、‥‥……被制御デバイス 20……シリアル・インターフェース回路 21……シフト・レジスタ 22……アドレス・デコーダ 24……シリアル制御回路 31……シフト・レジスタ 32……コマンド・デコーダ 33……アドレス・カウンタ 34……データ・バッファ 38……上位アドレス・エンコーダ 39……上位アドレス・レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】データ処理用プロセッサから少なくとも１
個のデバイスに対して所定アドレスに対応するデータを
伝送する際に、アドレス設定命令を送った後にアドレス
・データを送ることによりアドレスを設定し、当該設定
アドレスに対応するデータを伝送するようなデータ伝送
方法において、上記アドレス空間を複数のバンクに区分し、上記アドレス設定命令中に上記複数のバンクのいずれか
を指定するバンク指定情報を含ませ、このバンク指定情報付のアドレス設定命令及び次に送ら
れるアドレス・データにより、指定されたバンク内のア
ドレスを指定することを特徴とするデータ伝送方法。