JP2512990B2 - デ−タ伝送方法、デ−タ伝送装置及びデ−タ受信装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理用プロセッサ（CPU）からのデ
ータを各種デバイスに伝送するデータ伝送方法、データ
伝送装置及びデータ受信装置に関し、特に、プロセッサ
からデバイスへのデータ伝送効率を高め得ようなデータ
伝送方法、データ伝送装置及びデータ受信装置に関する
ものである。

〔発明の概要〕

本発明は、いわゆるCPUからのデータを各種デバイス
に伝送する際に、デバイスを判別するコードと制御命令
コードとを同時に伝送するものであり、また、CPUから
のアドレス制御情報によりデバイスのアドレスを自動的
に変更しながらCPUからデータのみを連続的に伝送する
ようにするものであり、これによって、簡単な構造でCP
Uと所定デバイスとの間のデータ伝送効率を高めるもの
である。

〔従来の技術〕

近年において、いわゆるマイクロ・プロセッサが種々
の用途に用いられるようになっており、種々のデバイス
との間でデータ伝送することが必要とされている。この
マイクロ・プロセッサと各種デバイスとの間でのデータ
の伝送方法には、大別してパラレル（並列）伝送と、シ
リアル（直列）伝送とがある。これらのうち、シリアル
伝送は、配線が少なくて済む等の利点を有しており、例
えば、各種電子機器のシステム・コントロール等におい
て、複数の被制御デバイスに対してのデータ伝送等に用
いられている。

ここで第３図は、CPU（プロセッサ）と各種デバイス
との間でシリアル・データ伝送を行う場合の従来例を説
明するためのブロック回路図である。この第３図におい
て、CPU51には例えば８ビット・マイクロ・プロセッサ
等が用いられており、このCPU51のデータ・バスDB、ア
ドレス・バスABおよびコントロール・バスCBには、いわ
ゆるROM（リード・オンリ・メモリ）52、RAM（ランダム
・アクセス・メモリ）53、PIO（パラレル・インターフ
ェース）回路54及びSIO（シリアル・インターフェー
ス）回路55が接続されている。このSIO回路55のデータ
入出力端子には、複数個のシリアル被制御デバイス、例
えばAD/DA変換器61、DSP（ディジタル信号プロセッサ）
62、‥‥等が共通接続されている。これらの各種デバイ
ス61、62、‥‥を択一的に指定するために、例えばアド
レス・バスABおよびコントロール・バスCBに接続された
アドレス・デコーダ56が用いられている。これは、いわ
ゆるメモリ・マップドIOの構成であり、CPU51からは通
常のメモリ・アクセスと同様な形態で各IOデバイスを指
定することができ、コマンドの統一化あるいは簡略化が
図れソフトウェア的に有利である。

〔発明が解決しようとする課題〕

しかしながら、上記アドレス・デコーダ56から各デバ
イス61、62、‥‥に対してデバイス選択のための配線を
それぞれ施す必要があり、又はSIO回路を上記シリアル
被制御デバイスの個数分だけ設ける必要があり、配線が
複雑化したり構成が複雑化する。また、現実にシリアル
伝送を行う際の動作手順としては、デバイス選択のため
のステップと、データをSIO回路55を介して伝送するた
めのステップとが少なくとも必要であるのみならず、通
常の周辺IC等のSIO回路55を介してのデータ伝送は、い
わゆるハンドシェイク処理等を含むため一般に低速であ
り、高速のデータ伝送が行えない。

また、デバイス61、62、‥‥に対して所定の命令コー
ドあるいは制御コードを伝送する場合に、一般のデータ
処理すべき情報との区別がデバイス61、62、‥‥側でつ
けにくいのみならず、所定デバイスを指定して所定命令
情報を伝送したい場合等には、デバイス指定情報伝送と
命令情報伝送とを個別に行わねばならず、高速化の点で
得策とはいえない。

さらに、上記各デバイス毎に設定されるアドレスの他
に、１つのデバイス内でのいくつかの機能に対応するア
ドレスを設定することがある。例えば、AD/DA変換器の
ボリューム値調整機能を想定する時、所定のアドレスAD
0から順にアドレスが１ずつ増加するに従って、左チャ
ンネル録音ボリューム調整、右チャンネル録音ボリュー
ム調整、左チャンネル再生ボリューム調整、右チャンネ
ル再生ボリューム調整‥‥のように機能が設定されてお
り、これらの機能アドレスを指定してそれぞれの調整デ
ータ等を伝送することが考えられる。この場合、各デー
タ伝送を行う毎にそれぞれアドレス指定を行うことは面
倒であり、データ伝送速度の低下を来すことになる。本
発明は、このような実情に鑑みてなされたものでおり、
簡単な構成で高速のシリアル・データ伝送が可能で、特
に所定のデバイスに所定の命令情報あるいは制御情報、
いわゆるインストラクション・コードを伝送するのに好
適なデータ伝送方法を提供することを目的とし、また、
一連のアドレスに対応するデータ群をいわゆるブロック
転送するのに好適なデータ伝送方法、データ伝送装置及
びデータ受信装置の提供を目的とするものである。

〔課題を解決するための手段〕

本発明に係るデータ伝送方法は、上述の課題を解決す
るために、データ処理用プロセッサからのデータをシリ
アル・インターフェース回路を介して所定のデバイスに
シリアル伝送する際に、送信されるデータがデータ処理
すべき一般のデータか制御情報としてのコマンド・デー
タかを識別するデータ／コマンドのステータス・ビット
と、データ領域とを少なくとも有するシリアル・データ
列について、上記データ／コマンドのステータス・ビッ
トをコマンドとして、上記データ領域中に、複数のデバ
イスの中から１つのデバイスを指定するデバイス・コー
ドと、指定されたデバイスに目的とする制御を行わせる
指令コードとを順次配置してシリアル伝送した後、上記
データ／コマンドのステータス・ビットをデータとし
て、上記データ領域中に上記一般のデータを配置してシ
リアル伝送することを特徴としている。

また本発明に係るデータ伝送装置は、データ処理用プ
ロセッサからのデータを所定のデバイスにシリアル伝送
するデータ伝送装置において、送信されるデータとし
て、データ処理すべき一般のデータか制御情報としての
コマンド・データかを識別するデータ／コマンドのステ
ータス・ビットと、上記データ／コマンドのステータス
・ビットがコマンドのとき複数のデバイスの中から１つ
のデバイスを指定するデバイス・コード及び指定された
デバイスに目的とする制御を行わせる命令コードから成
るデータ領域とを少なくとも有するシリアル・データ列
を出力するシリアル・インターフェース回路を有し、上
記データ／コマンドのステータス・ビットをコマンドと
して、上記データ領域中に、複数のデバイスの中から１
つのデバイスを指定するコードと、目的とする制御の命
令コードとを順次配置してシリアル伝送した後、上記デ
ータ／コマンドのステータス・ビットをデータとして、
上記データ領域中に上記一般のデータを配置してシリア
ル伝送することを特徴としている。

さらに、本発明に係るデータ受信装置は、データ処理
用プロセッサからシリアル・インターフェース回路を介
してシリアル伝送されたデータを受信するデータ受信装
置において、送信されるデータがデータ処理すべき一般
のデータが制御情報としてのコマンド・データかを識別
するデータ／コマンドのステータス・ビットと、データ
領域とを少なくとも有するシリアル・データ列が入力さ
れ、この入力されたシリアル・データ列をパラレル・デ
ータに変換するシフト・レジスタと、このシフト・レジ
スタから上記データ／コマンドのステータス・ビット及
び上記データ領域のデータが供給され、上記データ／コ
マンドのステータス・ビットがコマンドを示すときに上
記データ領域に配置されるコマンド・データを解釈して
各部の動作制御を行うコマンド・デコーダと、上記デー
タ／コマンドのステータス・ビットがコマンドのとき複
数のデバイスの中から１つのデバイスを指定するデバイ
ス・コードが上記コマンド・デコーダから送られ、この
デバイス・コードを予め設定されているデバイス・コー
ド設定データと比較して比較結果を上記コマンド・デコ
ーダに送る比較手段と、上記シフト・レジスタからの上
記データ領域のデータが供給され、このデータを上記コ
マンド・デコーダからの制御信号に応じて記憶する記憶
手段とを有して成ることを特徴としている。

〔作 用〕

シリアル伝送されるデータ列は、送信されるデータが
データ処理すべき一般のデータが制御情報としてのコマ
ンド・データかを識別するデータ／コマンドのステータ
ス・ビットと、データ領域とを少なくとも有しているた
め、ステータス・ビットをデータ／コマンドに切り換え
てコマンド・データと一般データとを順次送ることがで
き、また、データ／コマンドのステータス・ビットがコ
マンドを示すときのコード・データはデバイス・コード
と命令コードとを含んでいるため、所定デバイス側での
判別が容易に行え、データ伝送の高速化が可能となる。

また上記アドレス制御情報によりアドレスを自動的に
変更制御するモードとされた状態においては、データが
伝送される毎にアドレスが自動的に変更制御されるた
め、これらの変更された各アドレスにそれぞれ対応する
データのブロック転送が容易に行える。

〔実施例〕

以下、本発明に係るデータ伝送方法、データ伝送装
置、及びデータ受信装置の好ましい実施例について、図
面を参照しながら説明する。

第１図は、本発明の実施例に用いられる回路構成を概
略的に示すブロック回路図である。

この第１図において、例えばいわゆる８ビット・マイ
クロ・プロセッサより成るCPU10には、書込制御信号W
R、読出制御信号RD、メモリ・アクセス要求信号MREQ、
データ／コマンド指示信号D/C、16ビット・アクセスA0
〜A15の各出力端子、及び８ビット・データD0〜D7の各
入出力端子が少なくとも設けられている。このCPU10か
らのデータ（アドレス・データも含む）をシリアル・イ
ンタフェース（SIO）回路20を介して複数のデバイス1
1、12、13、‥‥にシリアル伝送する。

このSIO（シリアル・インタフェース）回路20は、主
として上記CPU10からのパラレル（並列）入力データを
シリアル（直列）データに変換するためのシフト・レジ
スタ21と、上記複数のデバイス11、12、‥‥に対して割
り当てられたアドレスを検出するためのアドレス・デコ
ーダ22と、該シリアル・インターフェース回路20に対す
るデータ伝送の方向を切換制御するための３ステート・
バッファ23と、シリアル伝送クロックを出力すると共に
上記３ステート・バッファ23及びシフト・レジスタ21の
動作を制御するシリアル制御回路24とを少なくとも有し
ている。このようなシリアル・インターフェース回路20
は、上記PCU10からの16ビット・アドレスA0〜A15及び８
ビット・データD0〜D7をシフト・レジスタ21に並列入力
し、読出／書込の動作切換用マージン・ビットMG、読出
／書込のステータス・ビットR/W、データ／コマンドの
ステータス・ビットD/C及びシリアル伝送のためのスタ
ート・ビットSTを付加して、第２図のようなフォーマッ
トの下にシリアル伝送する。

すなわち、第２図Ａに示すシリアル伝送データ・フォ
ーマットにおいて、シリアル・データ列の先頭から順
に、スタート・ビットST、データ／コマンド・ステータ
ス・ビットD/C、読出／書込ステータス・ビットR/W及び
読出／書込切換用のマージン・ビットMGが配列され、さ
らに伝送すべき８ビットのデータ（CPU10からの８ビッ
ト・データD0〜D7等）が配列されている。このシリアル
・データ列は、上記シリアル伝送クロックに応じて、上
記スタート・ビットSTから順にシリアル伝送される。

ここで、第２図Ａのフォーマット中の上記読出／書込
ステータス・ビットR/Wは、CPU10からの書込制御信号WR
と、メモリ・リクエスト信号MREQとの論理積をアンド回
路25でとることにより得ており、上記データ／コマンド
・ステータス・ビットD/CはCPU10から得られる。また上
記スタート・ビットSTは、端子26から定常的に供給され
ている。なお、具体的には、上記書込制御信号やメモリ
・リクエスト信号は、いわゆるロー・アクティヴの▲
▼、▲▼として得られることが多く、この場
合には、NORゲートを回路25に用いて読み出し動作時に
ロー・レベル（あるいは“0"）となるような読出／書込
制御信号さらにはステータス・ビット/Wを得るように
すればよい。

上記フォーマット中の８ビット・データが配列される
部分の内容については、一般のデータ処理すべき情報と
しての通常のデータやアドレス、あるいは該情報を制御
するための制御情報としてのコマンド・データのいずれ
かであるが、この部分の内容に応じて上記ステータス・
ビットD/Cが異なる。すなわち、該ステータス・ビットD
/CがデータＤを示しているとき、上記フォーマット中の
伝送すべき８ビット・データ部分には、一般のデータ処
理すべき８ビット・データあるいは８ビット・アドレス
が配置される。また、ステータス・ビットD/Cがコマン
ドＣを示しているときには、例えば第２図Ｂに示すよう
に、上記フォーマット中の８ビット・データ部分の上位
側４ビットにデバイス・コードが配置され、下位側４ビ
ットにインストラクション・コードが配置される。ここ
で、上記４ビットのデバイス・コードとは、上記各デバ
イス11、12、‥‥のいずれかを指定するためのアドレス
の一種と考えることができ、例えば第１表に示すような
対応関係とすることができる。

この第１表においては、デバイス・コードとデバイス
との対応関係が１対１の例を示しているが、複数のデバ
イスの各コードを共通化して、１個のデバイス・コード
により複数のデバイスを指定できるようにしてもよい。

次に上記４ビットのインストラクション・コードは、
CPU10からデバイス11、12、‥‥に対して送られる命令
を表すものであり、その具体例を第２表に示す。

この第２表において、アドレスＨあるいはアドレスＬ
は、例えば16ビット・アドレスの上位８ビットあるいは
下位８ビットを示すものであり、このインストラクショ
ン・コード伝送後にCPU10からデバイス11、12、‥‥に
伝送されるシリアル・データ中の上記８ビット・データ
部分の内容が、上記上位８ビット・アドレスあるいは下
位８ビット・アドレスとなる。なお、用途によっては、
下位８ビット・アドレスのみで足りる場合もある。ま
た、第２表中のインクリメント、デクリメントとは、ア
ドレスを自動的に１ずつ増加あるいは減少させるための
命令を示し、ホールドとは、上記インクリメントやデク
リメント命令によるアドレスの増加や減少を停止させる
ための命令である。

次に、第１図のシリアル・インターフェース回路20内
におけるアドレス・デコーダ22には、CPU10からの上記
書込制御信号WR、メモリ・リクエスト信号MREQ、読出制
御信号RD及び16ビット・アドレスA0〜A15が供給されて
おり、これらの信号に基づいて、上記各デバイス11、1
2、‥‥に割り当てられたアドレスに対してアクセス要
求（メモリ・リクエスト）がなされたとき、所定のシリ
アル伝送開始信号あるいはトリガ信号をシリアル制御回
路24に送る。シリアル制御回路24には、例えばCPU10の
基準動作クロック等に同期したマスタ・クロックが端子
27を介して供給されている。シリアル制御回路24から
は、上記トリガ信号の入力に応じてこのマスタ・クロッ
クがシリアル伝送クロックとして所定パルス数だけ出力
され、シフト・レジスタ21に供給されるとともに、必要
に応じてクロック供給ライン1_CKを介して上記各デバイ
ス11、12、‥‥のクロック入力端子にそれぞれ供給され
ている。このシリアル伝送クロックは、省略することも
できる。シフト・レジスタ21からのシリアル伝送データ
は、３ステート・バッファ23を介してシリアル伝送ライ
ン1_STに送出され、上記各デバイス11、12、‥‥のシリ
アル・データ入力端子に送られる。この第１図の側で
は、双方向のシリアル伝送ライン1_STを想定ししおり、
各デバイス11、12、‥‥からのシリアル・データも伝送
ライン1_STを介してシリアル・インターフェース回路20
に供給されるようにしているが、データ送信用とデータ
受信用にそれぞれ別個のシリアル伝送ラインを設けるよ
うにしてもよい。

次に、いわゆるDSP（ディジタル信号プロセッサ）やA
D/DA変換器等のデバイス11、12‥‥の内部構造について
説明する。

任意のデバイス、例えば第１図中のデバイス11内に
は、上記SIO回路20からのシリアル伝送データが供給さ
れパラレル（並列）データに変換するためのシフト・レ
ジスタ31が設けられ、このシフト・レジスタ31からの８
ビット・データ部分がコマンド・デコーダ32、アドレス
・カウンタ33及びデータ・バッファ34にそれぞれ供給さ
れるようになっている。

ここでコマンド・デコーダ32は、シフト・レジスタ31
に供給されたデータ列中の上記ステータス・ビットD/C
がＣ（コマンド）を示すデータ（コマンド・データ）に
ついての命令の解釈を行うと共に、この解釈されたコマ
ンドに応じた各部の動作制御を行うものである。例えば
ステータス・ビットD/CがＣ（コマンド）を示し、イン
ストラクション・コードが上記“0000"（アドレスＨ）
を示していれば、コマンド・デコーダ32は次のシリアル
転送でデータを送ってきたとき、すなわちステータス・
ビットD/CがＤ（データ）を示したとき、アドレスＨの
ロード信号を出力する。このアドレスＨロード信号は、
アドレス・カウンタ33の上位側のロード端子LDに入力さ
れ、上記シリアル転送されてシフトレジスタ８でパラレ
ル変換された８ビット・データをアドレス・カウンタ33
の上位側にロードしてアドレス上位データとする。

同様に、アドレスＬについても、CPU10からコマン
ド、データがそれぞれシリアル転送されてきたときに、
アドレス・カウンタ33の下位側８ビットにデータをロー
ドしてアドレス下位データとする。

さらに、これらアドレス上位及び下位データが決まっ
た後にデータが送られてきた場合、すなわちステータス
・ビットD/CがＤ（データ）を示したときに、コマンド
・デコーダ32はデータ・バッファ34のロード端子LDにロ
ード信号を送り、このデータ・バッファ34内に上記送ら
れてきたデータ（８ビット）を上記アドレスのデータと
して取り込む。次にコマンド・デコーダ32からの上位４
ビット（上記デバイス・コードに対応）は、４ビットの
比較器35に送られ、端子36からの４ビットのデバイス・
コード設定データと比較され、この比較出力はコマンド
・デコーダ32に送られている。ここで、上記端子36に供
給される４ビットのデバイス・コードのデータは、例え
ばいわゆるDIPスイッチを操作すること、あるいは他のC
PUからの制御等により、任意に設定し得るようになって
いる。上記デバイス11の端子36には、例えば“0000"の
設定データが供給されている。従って、上記CPU10から
の８ビット・コマンド中の上記デバイス・コードが“00
00"のときのみ、このデバイス11内の比較器35から一致
信号が出力されてコマンド・デコーダ32等に送られるこ
とにより、上記インストラクション・コードの内容解釈
動作等が実行されるようになっている。このインストラ
クション・コードの内容解釈動作時において、前記第２
表のインクリメント、デクリメント等のようにアドレス
を変更制御するインストラクションの場合には、コマン
ド・デコーダ32からアドレス変更制御回路37に信号が送
られ、このアドレス変更制御回路37がアドレス・カウン
タ33の計数動作を制御することによってアドレス値のイ
ンクリメント、デクリメント制御が行われる。

次に、アドレス・カウンタ33からの出力は、デバイス
11内のアドレス・バスに送られて、例えば左右チャンネ
ルのボリューム値設定等の各種機能選択動作が行われる
とともに、データ・バッファ34からの出力により上記選
択された機能についての値が設定されるようになってい
る。

以上のような構成において、CPU10側から連続するア
ドレスに対応する一連のデータをデバイス11に伝達（い
わゆるブロック転送）する場合の動作について説明す
る。ここで上記連続アドレスについては前述したアドレ
スＬ（下位アドレス）のみの８ビットで表現できるもの
とし、その先頭アドレスをAD0とする。この場合、上記
アドレスAD0から順にアドレスが１ずつ増加するに従っ
て、例えば左チャンネルの録音ボリューム調整、右チャ
ンネルの録音ボリューム調整、左チャンネルの再生ボリ
ューム調整、右チャンネルの再生ボリューム調整等がそ
れぞれ対応付けられており、これらの各調整データをこ
の順に伝送するわけである。

先ず、上記連続アドレスの先頭アドレスAD0を伝送す
るわけであるが、これに先立ち、コマンドを８ビットと
して例えば“0000"＋“0001"を送ることにより、第１表
及び第２表から明らかなように、デバイス11に対してア
ドレスＬ（下位アドレス）を伝送することを知らせる。

次に、上記先頭アドレスAD0の８ビットを伝送する。
このとき伝送された８ビットのアドレスは、デバイス11
内のアドレス・カウンタ33に取り込まれ（ロードさ
れ）、このアドレス値により上記例えば左チャンネルの
録音ボリューム調整の機能選択が行われる。

次に、この調整しようとする左チャンネルの録音ボリ
ューム値のデータ（８ビット・データ）が伝送され、デ
バイス11内のデータ・バッファ34に取り込まれ（ロード
され）て、デバイス11の内部データ・バス等に送られ
る。

次に、８ビット・コマンドとして、例えば“0000"＋
“0010"が伝送されることによって、デバイス11内のア
ドレス変更制御回路37が動作可能状態とされ、アドレス
・カウンタ33はデータ伝送が行われる毎に１ずつインク
リメントされることになる。

従って、上記先頭アドレスAD0の次のアドレス以降の
データ伝送については、アドレスを個々に送ることな
く、対応するデータのみを順次伝送することで、デバイ
ス11側での機能選択用のアドレスが順次インクリメント
され、これらの一連のアドレスに対応するデータを容易
にブロック転送できる。以上のような伝送方法によれ
ば、上記制御情報（いわゆるコマンド）には、例えばそ
れぞれ４ビットずつのデバイス・コード及びインストラ
クション・コードを配列したものを用いているため、別
々に送る必要がなく一連のシリアル送信で高速化が図れ
るとともに、デバイス・コードとインストラクション・
コードを分離したので同じインストラクションをデバイ
ス・コードを変化させることで多くのデバイスに高速に
送ることが可能となる。また、スレーブ側のデバイス・
コードを共通化することで、同時に多くのデバイスに命
令を送ることができる。

さらに、上記インクリメントやデクリメント等のアド
レス自動変更制御モードに設定することにより、ソフト
ウェアによる１回毎のインクリメントやデクリメントを
行うことなく、連続するアドレスに対応するデータをい
わゆるブロック転送することが容易に行える。

なお本発明は、上述の例のみに限定されるものではな
く、例えば、上記CPUのデータやアドレスのビット数は
任意に設定できる。また、上記インクリメントやデクリ
メント動作の他にも、偶数アドレス（あるいは奇数アド
レス）の機能を順次選択して対応するデータをブロック
転送するような場合に、アドレスを２ずつ増加あるいは
減少させるようなアドレス変更制御を行わせること等も
容易に実現できる。この他、本発明の要旨を逸脱しない
範囲で種々の変更が可能である。

〔発明の効果〕

本発明によれば、シリアル伝送されるデータ列は、送
信されるデータがデータ処理すべき一般のデータか制御
情報としてのコマンド・データかを識別するデータ／コ
マンドのステータス・ビットと、データ領域とを少なく
とも有しているため、ステータス・ビットをデータ／コ
マンドに切り換えてコマンド・データと一般データとを
順次送ることができる。また、シリアル伝送されるデー
タ列が上記制御情報（コマンド情報）を示すコード・デ
ータの場合に、デバイス・コード及びインストラクショ
ン・コードを含んでいるため、別々に送る必要がなく１
回のシリアル伝送で高速に送ることができ、インストラ
クションを変えずにデバイス・コードを変化させること
で多くのデバイスに同じ命令を高速に送ることができる
とともに、デバイス・コードを共通化することで、同時
に多くのデバイスに命令を送ることもでき、データ伝送
の高速化が可能となる。

また、アドレスを自動的に変更制御するアドレス制御
情報（上記インクリメントやデクリメント等のインスト
ラクション・コート）により、一連のアドレスに対応す
る一群のデータを順次送るのみで、スレーブ・デバイス
側でアドレスが自動的に変更制御（インクリメントやデ
クリメント等）され、ソフトウェアによる１回のインク
リメントやデクリメントを行うことなくデータのいわゆ
るブロック転送が実現でき、データ伝送の高速化が図れ
る。これは、プログラムのステップ数の削減にもつなが
り、ROM容量の少ないマイコンを使用することができ、
コスト的な面で有利であり、冗長なプログラムにならな
いという利点もある。

【図面の簡単な説明】

第１図は本発明の一実施例に用いられる回路構成を概略
的に示すブロック回路図、第２図は該実施例におけるシ
リアル・データの伝送フォーマットを示す図、第３図は
従来例を説明するためのブロック回路図である。 10……CPU（プロセッサ） 11、12……被制御デバイス 20……シリアル・インターフェース回路 21……シフト・レジスタ 22……アドレス・デコーダ 24……シリアル制御回路 31……シフト・レジスタ 32……コマンド・デコーダ 33……アドレス・カウンタ 34……データ・バッファ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】データ処理用プロセッサからのデータをシ
   リアル・インターフェース回路を介して所定のデバイス
   にシリアル伝送する際に、 送信されるデータがデータ処理すべき一般のデータか制
   御情報としてのコマンド・データかを識別するデータ／
   コマンドのステータス・ビットと、データ領域とを少な
   くとも有するシリアル・データ列について、 上記データ／コマンドのステータス・ビットをコマンド
   として、上記データ領域中に、複数のデバイスの中から
   １つのデバイスを指定するデバイス・コードと、指定さ
   れたデバイスに目的とする制御を行わせる指令コードと
   を順次配置してシリアル伝送した後、 上記データ／コマンドのステータス・ビットをデータと
   して、上記データ領域中に上記一般のデータを配置して
   シリアル伝送する ことを特徴とするデータ伝送方法。
2. 【請求項２】上記命令コードは上記指定されたデバイス
   のアドレスを制御するアドレス制御命令であり、 このアドレス制御命令を転送した後、連続的に上記一般
   データをシリアル伝送する ことを特徴とする請求項１記載のデータ伝送方法。
3. 【請求項３】データ処理用プロセッサからのデータを所
   定のデバイスにシリアル伝送するデータ伝送装置におい
   て、 送信されるデータとして、データ処理すべき一般のデー
   タか制御情報としてのコマンド・データかを識別するデ
   ータ／コマンドのステータス・ビットと、上記データ／
   コマンドのステータス・ビットがコマンドのとき複数の
   デバイスの中から１つのデバイスを指定するデバイス・
   コード及び指定されたデバイスに目的とする制御を行わ
   せる命令コードから成るデータ領域とを少なくとも有す
   るシリアル・データ列を出力するシリアル・インターフ
   ェース回路を有し、 上記データ処理用プロセッサ及び上記シリアル・インタ
   ーフェース回路は、上記データ／コマンドのステータス
   ・ビットをコマンドとして、上記データ領域中に、複数
   のデバイスの中から１つのデバイスを指定するコード
   と、目的とする制御の命令コードとを順次配置してシリ
   アル伝送した後、上記データ／コマンドのステータス・
   ビットをデータとして、上記データ領域中に上記一般の
   データを配置してシリアル伝送する ことを特徴とするデータ伝送装置。
4. 【請求項４】上記命令コードは上記判別されたデバイス
   のアドレスを制御するアドレス制御コマンドであり、 このアドレス制御コマンドを転送した後、連続的に上記
   一般データをシリアル伝送する ことを特徴とする請求項３記載のデータ伝送装置。
5. 【請求項５】データ処理用プロセッサからシリアル・イ
   ンターフェース回路を介してシリアル伝送されたデータ
   を受信するデータ受信装置において、 送信されるデータがデータ処理すべき一般のデータが制
   御情報としてのコマンド・データかを識別するデータ／
   コマンドのステータス・ビットと、データ領域とを少な
   くとも有するシリアル・データ列が入力され、 この入力されたシリアル・データ列をパラレル・データ
   に変換するシフト・レジスタと、 このシフト・レジスタから上記データ／コマンドのステ
   ータス・ビット及び上記データ領域のデータが供給さ
   れ、上記データ／コマンドのステータス・ビットがコマ
   ンドを示すときに上記データ領域に配置されるコマンド
   ・データを解釈して各部の動作制御を行うコマンド・デ
   コーダと、 上記データ／コマンドのステータス・ビットがコマンド
   のとき複数のデバイスの中から１つのデバイスを指定す
   るデバイス・コードが上記コマンド・デコーダから送ら
   れ、このデバイス・コードを予め設定されているデバイ
   ス・コード設定データと比較して比較結果を上記コマン
   ド・デコーダに送る比較手段と、 上記シフト・レジスタからの上記データ領域のデータが
   供給され、このデータを上記コマンド・デコーダからの
   制御信号に応じて記憶する記憶手段とを有して成る ことを特徴とするデータ受信装置。
6. 【請求項６】上記コマンド・データがアドレス更新制御
   命令であるとき、アドレス更新制御命令に基づいてアド
   レスを更新するアドレス更新手段を更に有する ことを特徴とする請求項５記載のデータ受信装置。