JPS6172441A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１０産業上の利用分野 本発明は、オーディオ分野において、システムコントロ
ーラと各種周辺ＩＣとの間で行なわれるデータ転送方式
に関する。

（ロ）従来の技術 東芝レビュー（３８巻１３号）の第１１４５頁〜１１４
８頁に示されているように、オーディオ分野においても
、システムコントローラとしてマイクロコンピュータを
用い、ＰＬＬＩＣや表示用ＩＣ１あるいはグラフィック
イコライザや電子ボリューム等の各種周辺ＩＣとの間で
データ転送を行ない、トータル的な制御をすることが、
近年、開発されるようになった。

従来、このような転送方式においては、第６図（イ）に
示すように、周辺Ｉ　Ｃ（１１（２）の内部にはデータ
転送用のインターフェース（３）（４）が設けられてお
り、システムコントローラ（５）と周辺ＩＣ（１１との
間でデータのやり取り、を行なう場合は４本のシリアル
ラインで、そして、周辺ＩＣ＋２）へデータを一方的に
転送する場合は３本のシリアルラインで、システムコン
トローラ（５）とインターフェース（３１（４）　トｂ
：接続され、このインターフェース（３１（４）とＰＬ
Ｌ回路（６）や表示用回路（７）がデータバス（８）を
介して接続さΔ　　　　　　れていた。そして、コント
ローラ側からデータを転送する際には、第７図（イ）〜
（ハ）に示すように、先ず、アドレスコードＣ１〜Ｃ４
であるシリアルデータＳＩとクロック信号ＣＫを送出し
、次にデータＤ１〜Ｄ４であるシリアルデータＳＩとク
ロック信号ＣＫを送出し、これらコード及びデータの転
送後にパルス状のストローブ信号ＳＴＢを送出していた
。又、コントローラ側へデータを取込む際は、第７図に
）〜（ト）に示すように、同様に、先ず、クロック信号
ＣＫとアドレスコードＣ１〜Ｃ４を送出し、ストローブ
信号ＳｆＢを送出した後、データＤ１〜Ｄ４であるシリ
アルデータＳＯを取込むため、クロック信号ＣＫを送出
し、更にストローブ信号Ｓ″ＣＢを送出していた。

インターフェース（３）は、第６図（ロ）に示すように
。

クロック信号ＣＫをシフトパルスとしてシリアルデータ
ＳＩを取込み且つシリアルデータＳＯを送出するシフト
レジスタ（９）と、クロック信号ＣＫとストローブ信号
ＳＴＢをデコードするコードデコーダ（Ｚｏｏ）とシフ
トレジスタ（９）に取込まれたアドレスコードＣ１〜Ｃ
４をコードデコーダの出力信号、即ち、ストローブ信号
ＳＴＢに応じてラッチするコードラッチ（ＩＧと、コン
トローラからのデータＤｉ〜Ｄ４あるいはＰＬＬ回路（
６）からのデータＤＴＩ〜ＤＴ４をラッチする複数のラ
ッチ回路（ｌｌａ）〜（ｌｌｃ）と、コードラッチ（１
０の内容をデコードしアドレスコードＣ１〜Ｃ４に応じ
てラッチ回路（ｌｌａ）〜（ｌｌｃ）のいずれか１つを
アドレス指定するデコーダ（１ｚとを備えており、ラッ
チ回路（１１ａ）〜（１１ｃ）ノイずれか１つにデータ
Ｄ１〜Ｄ４を書込む際は、先ずシフトレジスタ（９）に
クロック信号ＣＫに基づきアドレスコードｃ１〜ｃ４を
取込み、このアドレスコードに応じてラッチ回路をアド
レス指定し、次に、シフトレジスタ（９）にクロック信
号に基づきデータＤ１〜Ｄ４を取込み。

このデータＤ１〜Ｄ４をアドレス指定されたラッチ回路
にストローブ信号ＳＴＢに応じて書込んでいた。

（ハ）発明が解決しようとする問題点 −敗に、データ転送中のノイズについては、誤り訂正処
理等を行なわなくてはならないが、データを転送してい
る時間に比べ静止状態の方が時間的には遥かに長（、こ
の間のノイズ対策を行なえばシステムの誤動作は大幅に
減少できる。ところが、上記した従来の技術においては
、データ伝送中以外に、ストローブ信号Ｓ丁Ｂやクロッ
ク信号ＣＫにノイズが乗ると、誤データがラッチ回路に
書込まれてしまい、ＰＬＬ回路等の周辺回路には誤デー
タが転送されて誤動作を行なうという問題があった。

更に、例えば、ＰＬＬ回路においては、同一バンド内で
受信周波数を変更するときは分局数データのみを変更す
ればよいが、バンド変更を行なうときは分周数データと
バンドデータな共に変更しなければならない。又、電子
ボリュームにおいては、左右の音量を独立に変更する場
合もあれば、同時に左右の音量を変更したい場合もある
。このよ５に２種類のデータを同時に変更したい場合、
従来は、２回のアドレス指定を行ないデータを各々別に
転送するしかなく、あまり効率のよい転送方式ではなか
った。

に）問題点を解決するための手段 本発明は、アドレス指定用のアドレスコード及びデータ
をシリアルデータとし、制御信号の第１状態において前
記アドレスコード及びクロック信号を送出し、送出後、
前記制御信号を第２状態とし、該第２状態の期間に前記
データ及び前記クロック信号を送出すると共に、前記ク
ロック信号に基づいて前記アドレスコードを取込むアド
レスコード入力用シフトレジスタと、該アドレスコード
入力用シフトレジスタの出力をデコードするデコーダと
、該デコーダの出力に応じて各々アドレス指定され前記
クロック信号に基づいて前記データを嘔込む複数のデー
タ入力用シフトレジスタと、アドレス指定された前記デ
ータ入力用シフトレジスタに前記制御信号が第２状態で
ある期間のみに前記クロック信号を印加せしめる制御回
路とを設け、前記データ入力用シフトレジスタのいずれ
か１つに前記データを転送するデータ転送方式において
、前記データ入力用シフトレジスタの少なくシ　　　　
　とも２つを同時にアドレス指定する特定アドレスコー
ドを割り当て、更く、該特定のアドレスコードの入力に
応じて前記デコーダの特定出力が発生された際に、前記
少な（とも２つのデータ入力用シフトレジスタを縦続接
続する選択回路を設けたものである。

（ホ）作用 本発明では、データ入力用シフトレジスタに、制御信号
が第２状態の期間のみクロック信号が印加され、Ｋ１状
態の期間はクロック信号の印加が禁示されるので、伝送
中以外に制御信号やクロック信号にノイズが乗っても、
データ入力用シフトレジスタの内容は変化せず、従って
、誤データは転送されない。

更に、特定のアドレスコードを転送することにより、１
回のアドレス指定で、複数のデータ入力用シフトレジス
タにデータが連続的に転送される。

（へ）実施例 第１図〜第３図は本発明の一実施例を示すブロック図、
第４図及び第５図は動作を説明するためのタイミングチ
ャートであり、従来技術におけるインターフェースに相
当する回路構成を示している。

この転送方式においては、システムコントローラ（図示
せず）から、制御信号ＣＥ、クロック信号ＣＫ、シリア
ルデータＳＩを送出し、シリアルデータＳＯを入力する
ようにしており、コントローラ側からデータを転送する
際は、第４図に示すように、制御信号ＣＥが「Ｌ」のと
きにアドレスコードＣ１〜Ｃ４と４つのクロック信号Ｃ
Ｋを送出し、送出後、制御信号ＣＥをｒＨＪとし、この
「Ｈ」の期間に、データＤＩ−Ｄ４と４個のクロック信
号を送出するようにしている。

第１図において、α３１　、　（１４、（Ｉｓは、各々
、シリアルデータＳＩ、クロック信号ＣＫ、制御信号Ｃ
Ｅを入力する入力端子、（１６１はクロック信号ＣＫを
シフトクロックとしてシリアルデータＳＩのアドレスコ
ードＣ１〜Ｃ４を取込むための４ビツトのシフトレジス
タ、卸はＡＮＤゲー）　（１７ａ）　〜（１７ｅ）より
成りシフトレジスタαｅの内容をデコードするデコーダ
、（ＩＱは制御信号ＣＥをデータ端子りに。

そして、クロックパルスφをクロック端子ＣＬＫ入力し
信号ＣＥＤを出力するＤフリップフロップ、ａ９は信号
ＣＥＤをクロックパルスφの１周期遅延させた信号ＣＥ
ＤＣＬを発生するＤフリップフロップ、翰は書込み信号
Ｗを生成するＮＯＲゲート、０υはリセット信号Ｒ８Ｔ
を生成するＮＯＲゲート、（２２ａ）〜（２２ｅ）はデ
コーダαηの各出力信号ＬＩＳ。

Ｌ２Ｓ、ＴＳ、ＯＵＴ、ＩＯを各々データ端子に入力し
、信号ＣＥＤＣＬをクロック端子ＣＬに入力し、更に、
信号Ｒ８Ｔをリセット端子■に入力し、各々、アドレス
指定信号ＬＩＳＤ、Ｌ２ＳＤ。

ＴＳＤ、０ＵＴＤ、ＩＯＤを出力するＤフリップフロッ
プである。

次に、第２図において、（ハ）及び（２４はシリアルデ
ータＳＩ中のデータＤ１〜Ｄ４をクロック信号ＣＫに基
づいて取込むためのデータ入力用の４−ットのシフトレ
ジスタ、（ハ）及び（ホ）はシフトレジスタ（ハ）及び
（財）に各々接続され、書込み信号Ｗをラッチパルスと
して各シフトレジスタの内容をラッチするラッチ回路、
（５）は信号ＣＥＤとクロック信号Ｃ−Ｋを入力するＡ
ＮＤゲート、（至）はアドレス指定信号ＬＩＳＤ及びＴ
ＳＤを入力するＯＲゲート、翰はアドレス指定信号Ｌ２
ＳＤとＴＳＤ、更に、工０Ｄを入力するＯＲゲート、（
１）及びＣ３１１はＡＮＤゲート（５）の出力を一端に
入力し、他端に各々ＯＲゲート（ハ）及び（至）の出力
を入力し、その出力を各々シフトレジスタ（ハ）及びＧ
４のクロック端子ＣＬに入力するＡＮＤゲー）、Ｃ３２
はＡＮＤゲート□□□（ロ）とＯＲゲートＧ５１とイン
バータ（ト）より成り、アドレス指定信号ＴＳＤに応じ
てシフトレジスタ＠へ、コントローラからのデータＤＩ
〜Ｄ４もしくはシフトレジスタ（ハ）の出力を選択的に
入力するデータ選択回路、Ｌ３η及び（至）は一端に書
込み信号Ｗを入力し、他端に各々ＯＲゲート（至）及び
器の出力を入力し、その出力を各々ラッチ回路（ハ）及
びｒ２Ｑのラッチパルス入力端子りに入力するＡＮＤゲ
ートであり、各ラッチ回路（ハ）及び（ハ）の出力は出
力端子（３９ａ）〜（３９ｄ）及び（４０ａ）　〜（４
０ｄ）を介して、ＰＩ、Ｌ回路等の周辺回路に接続され
ている。

ノ　　　　　　　　更に、第３図において、（４１ａ）
　〜（４１ｄ）はＰＬＬ回路等の周辺回路に接続され、
周辺回路からのデータＤＴＩ〜ＤＴ４を入力する入力端
子、（４３はデータＤＴＩ〜ＤＴ４を取込みクロック信
号をシフトクロックとして出力端子（４３からデータＤ
ＴＩ〜ＤＴ４をシリアルデータＳＯとしてシステムコン
トローラへ送出するデータ出力用の４ピツトのシフトレ
ジスタ、（４４）ｋ−！、アドレス指定信号０ＵＴＤ及
びＩＯＤを入力するＯＲゲート、卿は信号ＣＥＤ及びＯ
Ｒゲート（４荀の出力を入力するＡＮＤゲート、（４６
）はＡＮＤゲート卿の出力を反転するインバータ、（４
７ａ）　〜（４７ｄ）はデータＤＴ１〜ＤＴ４の各ビッ
ト信号ＤＴＩ、ＤＴ２．ＤＴ３．ＤＴ４を各々一端に入
力し、他端にインバータ（４６）の出力を入力し、その
出力がシフトレジスタ（４りを構成する各７リツプフロ
ツプ（４２ａ）〜（４２ｄ　）のセクト端子■に接続さ
れたＡＮＤゲート、（４８ａ）　〜（４８ｄ）はデータ
ＤＴＩ〜ＤＴ４の各ビット信号の反転信号を一端に入力
し、他端にインバータ（４０の出力を入力し、その出力
が各７リツプ７０クプ（４２ａ）〜（４２ｄ）のリセッ
ト端子［Ｆ］に接続されたＡＮＤゲートであり、クロッ
ク信号ＣＫはインバータ（ハ）を介してフリップフロッ
プ（４２ａ）〜（４２ｄ）の各クロック端子に印加され
ている。又、出力端子（４３と接地間にはＮＭＯＳトラ
ンジスタ６０）及び６Ｂが縦続接続されており、ＮＭＯ
３）ランジスタ１５Ｑｌのゲートにはシフトレジスタ（
４）の出力をインバータｒ５ｚで反転した信号が印加さ
れ、ＮＭＯ８）ランジスタ５ＤにはＡＮＤゲート（４９
の出力が印加されている。そして、出力端子（ハ）は他
の周辺ＩＣの出力端子５Ｊと共通接続されシステムコン
トローラのデータ入力端子に接続されており、共通接続
ラインはプルアップ抵抗５４）を介して電源電位ＶＩｌ
１０に接続されている。

ところで、アドレスコードＣ１〜Ｃ４はシフトレジスタ
（ハ）、Ｃ（イ）、　（４′！Ｊのアドレス指定を行な
うコードであるが、本実施例では、シフトレジスタ（ハ
）。

（２４）　、　（４２１を各々単独にアドレス指定する
コードをｒｏＪ　　、　「ｉｌ　　、ｒ２Ｊと定めると
共に、シフトレジスタ（ハ）及びＣＩ！４）を共にアド
レス指定するコードとして「３」、そして、シフトレジ
スタＱ４）及び（４７Ｊを共にアドレス指定するコード
として「４」を割り合てている。

次に、本実施例の動作をタイミングチャートを参照しな
がら説明する。

今、ラッチ回路（至）にデータを転送するため、アドレ
スコードｒＯＪとデータＤ１〜Ｄ４をシステムコントロ
ーラから送出したとする。すると、クロック信号ＣＫに
基づいてシフトレジスタ（１６１にはアドレスコードＣ
１〜Ｃ４として（０，０，０゜０）が取込まれ、ＡＮＤ
ゲート（１７ａ）のデコード出力ＬＩＳのみが第４図（
ト）に示すように「Ｈ」となる。制御信号ＣＥがｒＬＪ
のときは信号ＣＥＤ及びＣＥＤＣＬは共にｒＬＪなので
、リセット信号Ｒ３ＴはｒＨＪとなっており、この信号
によりフリップフロップ（２２ａ）〜（２２ｅ）はリセ
ット状態にある。アドレスコードＣ１〜Ｃ４及び４つの
クロック信号ＣＫの送出後、制御信号ＣＥを所定期間ｒ
ＨＪとすると、第４図（ホ）に示すように信号ＣＥＤが
「Ｈ」となり、このためリセット信号Ｒ３Ｔが「Ｌ」と
なって、フリップフロップ（２２ａ　）〜（２２ｅ）の
りセクトが解除される。次いで、第４図（（へ）に示す
ように信号ＣＥＤＣＬが「Ｈ」となり、その立ち上がり
で、ＡＮＤゲー）　（１７ａ）　〜（１７ｅ）の各出力
は、各フリップフロップ（２２ａ）〜（２２ｅ）にラッ
チされるっこの場合、デコード出力ＬＩＳが「Ｈ」なの
で、第４図（１月に示すようにアドレス指定信号ＬＩＳ
ＤがｒＨＪとなる。

制御信号ＣＥがｒＨＪとなって信号ＣＥＤがｒＨＪとな
ると、クロック信号ＣＫはＡＮＤゲートｆ２７）を通過
して、ＡＮＤゲート（至）及びＣ３１）に印加されるよ
うになるが、この場合、ＬＩＳＤのみがｒＨＪなので、
クロック信号ＣＫはＡＮＤゲート（至）を介してシフト
レジスタ（ハ）に印加されるようになり、シフトレジス
タ０４）にはクロック信号ＣＫが印加されない。即ち、
シフトレジスタ器のみがアドレス指定されることとなる
。そこで、制御信号ＣＥが「Ｈ」の期間に、４つのクロ
ック信号ＣＫとデータＤ１〜Ｄ４が送出されると、この
クロック信号ＣＫに基づいてシフトレジスタ（ハ）はデ
ータＤ１〜Ｄ４を取込む。データＤ１〜Ｄ４の送出後１
、Ｌｌ　　　　　制御信号ＣＥはｒＬＪにされるので、
これに応じて、先ず信号ＣＥＤがｒＬＪとなり、クロッ
クパルスφの１周期遅れて信号ＣＥＤＣＬがｒＬＪとな
るので、第４図（ト）に示すように、信号ＣＥＤの立下
りに応じて書込信号ＷはｒＨＪとなり、クロックパルス
の１周期経過後ｒＬＪとなる。ＡＮＤゲートＣ３７）ｖ
ｃはｒＨＪのＬＩＳＤが入力されているので、書込信号
ＷがｒＨＪとなると、その出力によりシフトレジスタ（
ハ）の内容Ｄ１〜Ｄ４がラッチ回路（ハ）にラッチされ
る。即ち、ラッチ回路（ハ）へのデータ転送が終了する
。

ここで、信号ＣＥＤＣＬは制御信号ＣＥが［Ｈ，Ｉの後
ｒＨＪとなり、書込信号Ｗが「Ｌ」となるとき「Ｌ」と
なるので、データＤ１〜Ｄ４をシフトレジスタ（ＩＫ取
込み始めてからラッチ回路ｉＫ書込まれるまでの間、ア
ドレス指定信号ＬＩＳＤ〜ＩＯＤの状態が変化すること
はない。

ところで、シフトレジスタ（４３は、上述の例の場合ア
ドレス指定されていないので、信号ＣＥＤがｒＨＪとな
ってもＡＮＤゲート＜４！１９の出力はｒＬＪとなり、
この信号によりＮＭＯ８）ランジスタロ］）がオフされ
るので、シフトレジスタ（４３の内容がシリアルデータ
ＳＯとして送出されることはない。

次に、システムコントローラカラアドレス＝ｒ　−ド「
１」とデータＤ１〜Ｄ４を送出したとすると、同様にし
てデコード出力Ｌ２ＳのみがｒＨＪとなり、これに応じ
てアドレス指定信号Ｌ２ＳＤがｒＨＪとなってシフトレ
ジスタ（２４）がアドレス指定される。データ選択回路
（３つにおいては、アドレス指定信号ＴＳＤがｒＬＪな
ので、ＡＮＤゲート（至）及びＯＲゲート０５）を介し
てシフトレジスタｅ４に、システムコントローラからの
転送データＤ１〜Ｄ４が入力され、クロック信号に基づ
いてこのデータが取込まれる。そして、同様Ｋ、書込み
信号ＷによりデータＤ１〜Ｄ４がラッチ回路（２６）に
ラッチされる。

上述においては、データ転送中の動作を説明したが、デ
ータの転送を行なっていない状態において、クロック信
号ＣＫ及び制御信号ＣＥにノイズが乗ったとする。

この場合、制御信号ＣＥがノイズによりｒＨＪとなって
いる期間にクロック信号ＣＫにノイズが乗ることは非常
に稀であり、このようなケースを除いては、ＡＮＤゲー
ト（２７）により、クロック信号ＣＫのシフトレジスタ
（ハ）及び＠への印加が禁止されるので、誤データはシ
フトレジスタ器及びｃ！４）に取込まれることがなく、
依りて、ラッチ回路（ハ）及び（イ）に誤データがラッ
チされてしまうことがない。

従って、ＰＬＬ回路等の周辺回路が誤動作することはな
い。

次に、２つのシフトレジスタ（ハ）及び（財）に、各々
。

データＤ１〜Ｄ４及びＤ５〜Ｄ８を転送する場合につい
て説明する。

この場合、システムコントローラからアドレスコードＣ
１〜Ｃ４として「２」を送出し、制御信号ＣＥをｒＨＪ
とした後、このｒＨＪの期間にデータＤ１〜Ｄ４とＤ５
〜Ｄ８を連続して送出し、且つ、クロック信号ＣＫを８
つ送出する。

すると、デコード出力ＴＳのみがｒＨＪとなり、制御信
号ＣＥがｒＨｊＫなると、アドレス指定信号ＴＳＤがｒ
ＨＪとなる。アドレス指定信号ＴＳＤが共に「Ｈ」とな
ると、ＯＲゲート（ハ）及びＣＩＫＩの出力がｒＨＪと
なり、ＡＮＤゲート夏及び（３１）を介して、クロック
信号ＣＫがシフトレジスタ（ハ）及び（２４）の双方に
印加可能となる。即ち、２つのシフトレジスタ（２）及
び（２４１がアドレス指定されることになる。又、デー
タ選択回路Ｇ２ではＡＮＤゲート（２）の一方の入力信
号がｒＨＪとなるため、シフトレジスタ（ハ）の出力が
ＡＮＤゲート（至）及びＯＲゲート（至）を介してシフ
トレジスタ（２４）に入力されるようになり、シフトレ
ジスタ（ハ）と（財）とは縦続接続されることとなる。

従りて、クロック信号ＣＫが制御信号ＣＥのｒＨＪの期
間に印加されると、データＤ１〜Ｄ８をクロック信号に
基づいて順次取込み、その結果、データＤ１〜Ｄ４がシ
フトレジスタ（ハ）に、そして、データＤ５〜Ｄ８がシ
フトレジスタ（２４に取込まれる。依って、ラッチ回路
（２ＳＩＩｃはデータＤ１〜Ｄ４が、ラッチ回路（ホ）
にはデータＤ５〜Ｄ８がラッチされる。例えば、データ
Ｄ１〜Ｄ４が分局数データ、データＤ５〜ＤＢがバンド
データで、（あるときは、ＰＬＬ回路には、１回のアド
レス指定で、分局数データとバンドデータが転送される
こととなる。

更に、次には、ＰＬＬ回路等の周辺回路から入力端子（
４１３）　〜（４１ｄ）を介してデータＤＴＩ〜ＤＴ４
を取込み、システムコントローラへシリアルデータＳＯ
として転送する場合について説明する。

この場合は、第５図に示すように、先ず、システムコン
トローラからデータを転送する場合と同様、制御信号が
ｒＩｄのときにアドレスコードＣ１〜Ｃ４と４つのクロ
ック信号ＣＫを送出し、送出後、制御信号ＣＥを「Ｈ」
とし、このｒＨＪの期間にクロック信号ＣＫのみを４つ
送出する。このとき、アドレスコードＣ１〜Ｃ４として
は「３」を送出する。

この場合、制御信号ＣＥがｒＬＪの期間にシフトレジス
タ（４７Ｊにアドレスコード（１，１，０，Ｏ）が取込
まれ、デコード出力ＯＵＴのみが「Ｈ」となるが、制御
信号ＣＥが「Ｌ」のときは信号ＣＨＤが「Ｌ」であり、
このため、インノく一タ（４Ｅ９の出力はｒＨＪとなり
、ＡＮＤゲート（４７ａ）　〜（４７ｄ）及び（４８ａ
）　〜（４８ｄ）は開かれ、シフトレジスタ１４２ｒを
構成する各７リツプフロクプは、各々、データＤＴＩ　
、ＤＴ２　、ＤＴ３　、ＤＴ４によりセットあるいはリ
セットされる。即ち、データＤＴＩ〜ＤＴ４がシフトレ
ジスタ（４カに書込まれる。そして、制御信号ＣＥｂ″
−「Ｈ」となると信号ＣＥＤがｒＨＪになると共に、ア
ドレス指定信号０ＵＴＤが「Ｈ」となり、このため、Ａ
ＮＤゲート（θの出力はｒＨＪに、又、インバータ（４
ｅの出力はｒＬＪとなり、ＡＮＤゲート（４７ａ）　〜
（４７ｄ）及び（４８ａ）　〜（４８ｄ）　６；閉じら
れ、データＤＴＩ〜ＤＴ４のシフトレジスタ（４２への
書込みが禁止されると共、ＮＭＯＳトランジスタ６υを
オンとしデータの出力を可能とする。

クロック信号ＣＫが印加されると、シフトレジスタ（４
のはシフト動作を開始し、ＮＭＯ３）う／ラスタ１５Ｇ
をデータＤＴＩ〜ＤＴ４に応じてオンオフさせることに
より、出力端子（４３からデータＤＴＩ〜ＤＴ４をシリ
アルデータＳＯとしてシステムコントローラへ転送する
。

更に、本実施例においては、１回のアドレス指定で、デ
ータ入力用のシフトレジスタ（２４）にシステムコント
ローラからデータＤ１〜Ｄ４を転送し、同時に、データ
出力用のシフトレジスタ（４りからシステムコントロー
ラへデータＤＴＩ〜ＤＴ４を転送することができる。こ
の場合は、システムコントローラからデータＤ１〜Ｄ４
を転送する場合と同様に、第４図に示すように、制御信
号ＣＥ、クロンク信号ＣＫ、シリアルデータＳＩを送出
し、アドレスコードＣ１〜Ｃ４としては、「４」を送出
する。

このようにすれば、シフトレジスタ霞にアドレスコード
（０，０，１，０）が取込まれ、デコード出力ＩＯのみ
が「Ｈ」となると共に、制御信号ＣＥがｒＬＪのときに
ＡＮＤゲート（４７ａ）　〜（４７ｄ）及び（４８ａ　
）　〜（４８ｄ）が開かれ、データＤＴＩ〜ＤＴ４がシ
フトレジスタ（４のに書込まれる。そして、制御信号Ｃ
ＥがｒＨＪとなると、信号ＣＥＤ及びＣＥＤＣＬがｒＨ
Ｊとなり、アドレス信号工ＯＤがｒＨＪとなる。このた
め、シフトレジスタ（２４）にはクロック信号ＣＫカを
印加できるようになると共に、シフトレジスタ（侶にお
いてはデータＤＴ１〜ＤＴ４の書込みが禁止され、更に
、ＮＭＯＳトランジスタ５１）がオンする。従って、ク
ロック信号ＣＫが印加されると、シフトレジスタＣ２Ｉ
ＸＪにはデータＤ１〜Ｄ４が取込まれ、一方、シフトレ
ジスタ（４りからはデータＤＴ１〜ＤＴ４が送出される
こととなる。

（ト）発明の効果 本発明に依れば、データ伝送中以外において、クロック
信号や制御信号にノイズが乗っても、データ人力用シフ
トレジスタに誤データが転送されることがほとんど防止
されると共に、１回のアドレス指定で、複数のデータ入
力用シフトレジスタにデータを連続的に転送できるので
、効率の良いデータ転送を実現できる。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示すブロック図、
第４図はシステムコントローラから周辺回路にデータを
転送する場合のタイミングチャー、ニド、第５図は周辺
回路からシステムコントローラへデータを転送する場合
のタイミングチャート、第６図は従来のデータ転送方式
を示すブロック図、第７図は従来例の動作を示すタイミ
ングチャートである。 主な図番の説明 （１６（ハ）０４１（４６・・・シフトレジスタ、　任
η・・・デコーダ、＠翰・・・ラッチ回路、　＠・・・
データ選択回路。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　靜　夫 第６図 第７図 （ハ）５１ （ト）Ｓ○

Claims (1)

【特許請求の範囲】
1. （１）アドレス指定用のアドレスコード及びデータをシ
   リアルデータとし、制御信号の第１状態において前記ア
   ドレスコード及びクロック信号を送出し、送出後、前記
   制御信号を第２状態とし、該第２状態の期間に前記デー
   タ及び前記クロック信号を送出すると共に、前記クロッ
   ク信号に基づいて前記アドレスコードを取込むアドレス
   コード入力用シフトレジスタと、該アドレスコード入力
   用シフトレジスタの出力をデコードするデコーダと、該
   デコーダの出力に応じて各々アドレス指定され前記クロ
   ック信号に基づいて前記データを取込む複数のデータ入
   力用シフトレジスタと、アドレス指定された前記データ
   入力用シフトレジスタに前記制御信号が第１状態から第
   ２状態へ変化したことに応答して前記クロック信号を印
   加せしめ、前記制御信号が第２状態から第１状態へ変化
   したことに応答して前記クロック信号の印加を禁止する
   制御回路とを設け、前記データ入力用シフトレジスタに
   前記データを転送するデータ転送方式において、前記デ
   ータ入力用シフトレジスタの少なくとも２つを同時にア
   ドレス指定する特定アドレスコードを割り合て、更に、
   該特定のアドレスコードの入力に応じて前記デコーダの
   特定出力が発生された際に、前記少なくとも２つのデー
   タ入力用シフトレジスタを縦続接続する選択回路を設け
   、１回のアドレス指定で、前記少なくとも２つのデータ
   入力用シフトレジスタにデータを連続的に転送できるよ
   うにしたことを特徴とするデータ転送方式。